英特尔 F-Tile Interlaken FPGA IPDesign Examp用户指南
针对英特尔® Quartus® Prime 设计套件更新：21.4
IP 版本：3.1.0
1.快速入门指南
F-Tile Interlaken 英特尔® FPGA IP 核提供了一个仿真测试平台和一个硬件设计实例amp支持编译和硬件测试的文件。 当您生成设计前ampLE，参数编辑器自动创建 file它是模拟、编译和测试设计所必需的。
测试台和设计前ample 支持 F-tile 设备的 NRZ 和 PAM4 模式。
F-Tile Interlaken 英特尔 FPGA IP 核生成设计实例amp以下支持的通道数和数据速率组合的文件。
表 1. IP 支持的通道数和数据速率组合
Intel Quartus® Prime Pro Edition 软件版本 21.4 支持以下组合。 全部
未来版本的英特尔 Quartus Prime 专业版将支持其他组合。
图 1. Design Ex 的开发步骤ample
(1) 此变体支持 Interlaken Look-aside 模式。
(2) 对于 10 通道配置设计，F-tile 需要 12 通道的 TX PMA 来启用绑定收发器时钟，从而最大限度地减少通道偏斜。
*其他名称和品牌可能是其他所有者的财产。
F-Tile Interlaken Intel FPGA IP核设计实例amp乐支持以下功能：
- 内部 TX 到 RX 串行环回模式
- 自动生成固定大小的数据包
- 基本数据包检查功能
- 能够使用系统控制台重置设计以进行重新测试
图 2. 高级框图
相关信息
- F-Tile Interlaken Intel FPGA IP 用户指南
- F-Tile Interlaken 英特尔 FPGA IP 发行说明
1.1. 硬件和软件要求
测试前任ample设计，使用以下硬件和软件：
- 英特尔 Quartus Prime 专业版软件版本 21.4
- Intel Quartus Prime Pro Edition 软件可用的系统控制台
- 支持的模拟器：
— 新思科技* VCS*
— 新思科技 VCS MX
— Siemens* EDA ModelSim* SE 或 Questa*
— Cadence* Xcelium* - Intel Agilex™ I 系列收发器-SoC 开发套件
1.2. 生成设计
图 3. 程序
按照以下步骤生成设计前amp乐和测试台：
- 在 Intel Quartus Prime Pro Edition 软件中，点击 File ➤ New Project Wizard 创建一个新的 Intel Quartus Prime 工程，或者点击 File ➤ 打开项目以打开现有的 Intel Quartus Prime 项目。 该向导会提示您指定一个设备。
- 指定器件系列 Agilex 并为您的设计选择带有 F-Tile 的器件。
- 在 IP 目录中，找到并双击 F-Tile Interlaken Intel FPGA IP。 出现新 IP 变体窗口。
- 指定顶级名称为您的自定义 IP 变体。 参数编辑器将 IP 变体设置保存在 file 命名的.ip。
- 单击确定。 出现参数编辑器。
图 4. 前ample 设计选项卡
6. 在 IP 选项卡上，为您的 IP 核变体指定参数。
7.关于前任amp在 Design 选项卡中，选择 Simulation 选项以生成测试台。 选择 Synthesis 选项以生成硬件设计示例amp乐。 您必须至少选择 Simulation 和 Synthesis 选项之一才能生成设计示例amp勒。
8. 对于生成的 HDL 格式，Verilog 和 VHDL 选项均可用。
9. 对于 Target Development Kit，选择 Agilex I-Series Transceiver-SOC Development Kit。
注意：当您选择 Development Kit 选项时，引脚分配根据 Intel Agilex I 系列收发器-SoC 开发套件设备部件号 (AGIB027R31B1E2VR0) 设置，可能与您选择的设备不同。 如果您打算在不同 PCB 上的硬件上测试设计，请选择 No development kit 选项并在 .qsf 中进行适当的引脚分配 file
10.点击生成Examp乐设计。 选择前任amp出现 le Design Directory 窗口。
11.如果要修改设计前amp默认显示的文件目录路径或名称 (ilk_f_0_example_design), 浏览到新路径并输入新设计 examp目录名。
12。 单击“确定”。
注：在 F-Tile Interlaken Intel FPGA IP design examp文件中，SystemPLL 自动实例化，并连接到 F-Tile Interlaken Intel FPGA IP 核。 design ex中的SystemPLL层级路径amp是：
example_design.test_env_inst.test_dut.dut.pll
design ex中的SystemPLLample 与收发器共享相同的 156.26 MHz 参考时钟。
1.3. 目录结构
F-Tile Interlaken 英特尔 FPGA IP 内核生成以下内容 files 为设计
examp乐：
图 5. 目录结构
表 2. 硬件设计实例ample File 描述
这些 files在ample_installation_dir>/ilk_f_0_example_design 目录。
表 3. 测试平台 File 描述
这 file 在里面ample_installation_dir>/ilk_f_0_example_design/前ample_design/rtl 目录。
表 4. 测试平台脚本
这些 files在ample_installation_dir>/ilk_f_0_example_design/前ample_design/testbench 目录。
1.4. 模拟设计实例amp测试平台
图 6. 程序
按照以下步骤模拟测试台：
- 在命令提示符下，切换到测试台仿真目录。 目录路径为ample_installation_dir>/example_design/测试平台。
- 为您选择的支持的模拟器运行模拟脚本。 该脚本在模拟器中编译并运行测试平台。 您的脚本应在模拟完成后检查 SOP 和 EOP 计数是否匹配。
表 5. 运行仿真的步骤
3. 分析结果。 模拟成功发送和接收数据包，并显示“Test PASSED”。
设计前的测试平台ample 完成以下任务：
- 实例化 F-Tile Interlaken 英特尔 FPGA IP 核。
- 打印 PHY 状态。
- 检查元帧同步 (SYNC_LOCK) 和字（块）边界
（字锁）。 - 等待各个通道被锁定和对齐。
- 开始传输数据包。
- 检查数据包统计信息：
— CRC24 错误
— 标准操作程序
— EOP
以下ample 输出说明了一次成功的模拟测试运行：
注：Interlaken design example仿真测试台发送100个数据包，接收100个数据包。
以下amp文件输出说明了 Interlaken Look-aside 模式的成功模拟测试运行：
1.5. 编译和配置硬件设计实例ample
- 确保前任ample 设计生成完成。
- 在英特尔 Quartus Prime 专业版软件中，打开英特尔 Quartus Prime 工程ample_installation_dir>/example_design.qpf>。
- 在 加工 菜单，点击 开始编译.
- 编译成功后，一个.sof file 在您指定的目录中可用。
按照以下步骤对硬件 ex 进行编程amp带有 F-tile 的 Intel Agilex 设备上的文件设计：
一个。 将开发套件连接到主机。
b. 启动时钟控制应用程序，它是开发工具包的一部分。 为 design ex 设置新的频率amp如下：
• 对于 NRZ 模式：
— Si5391 (U18)，OUT0：根据您的设计要求设置 pll_ref_clk(3) 的值。
• 对于 PAM 模式：
— Si5391 (U45)，OUT1：根据您的设计要求设置 pll_ref_clk(3) 的值。
— Si5391 (U19)，OUT1：根据您的设计要求设置为 mac_pll_ref_clk(3) 的值。 C。 点击 工具 ➤ 程序员 ➤ 硬件设置。
d. 选择编程设备。 添加 Intel Agilex I 系列收发器-SoC 开发套件。
e. 确保这件事 模式 设置为 JTAG.
F。 选择 Intel Agilex I 系列器件并单击 添加设备. 程序员会显示板上设备之间的连接图。
G。 选中 的框。软.
H。 勾选中的方框 编程/配置 柱子。
一世。 点击 开始.
1.6. 测试硬件设计实例ample
编译 F-tile Interlaken Intel FPGA IP design ex 之后amp文件并配置您的设备，您可以使用系统控制台对 IP 内核及其寄存器进行编程。
按照以下步骤调出系统控制台并测试硬件设计amp乐：
- CRC32、CRC24 和校验器没有错误。
- 传输的 SOP 和 EOP 应与接收到的 SOP 和 EOP 匹配。
以下amp文件输出说明了在 Interlaken 模式下成功的测试运行：
以下ample 输出说明了在 Interlaken Lookaside 模式下成功的测试运行：
2.设计实例amp文件说明
设计前amp文件演示了 Interlaken IP 核的功能。
2.1.设计实例amp组件
前任ample design 连接系统和 PLL 参考时钟以及所需的设计组件。 前任amp设计将 IP 内核配置为内部环回模式，并在 IP 内核 TX 用户数据传输接口上生成数据包。 IP 内核通过收发器在内部环回路径上发送这些数据包。
IP核接收端在环回路径上收到报文后，对Interlaken报文进行处理，并在RX用户数据传输接口上传输。 前任amp设计检查接收到的数据包和传输的数据包是否匹配。
F-Tile Interlaken 英特尔 FPGA IP 设计实例amp文件包含以下组件：
- F-Tile Interlaken Intel FPGA IP核
- 数据包生成器和数据包检查器
- F-Tile 参考和系统 PLL 时钟 Intel FPGA IP 核
2.2.设计实例amp乐流
F-Tile Interlaken 英特尔 FPGA IP 硬件设计实例ample 完成以下步骤：
- 重置 F-tile Interlaken Intel FPGA IP 和 F-Tile。
- 释放 Interlaken IP（系统重置）和 F-tile TX (tile_tx_rst_n) 上的重置。
- 在内部环回模式下配置 F-tile Interlaken Intel FPGA IP。
- 释放 F-tile RX (tile_rx_rst_n) 的复位。
- 将负载中带有预定义数据的 Interlaken 数据包流发送到 IP 核的 TX 用户数据传输接口。
- 检查接收到的数据包并报告状态。 硬件设计中包含的数据包检查器ample 提供以下基本数据包检查功能：
• 检查传输的数据包序列是否正确。
• 通过在传输和接收数据时确保数据包开始(SOP) 和数据包结束(EOP) 计数对齐来检查接收到的数据是否与预期值匹配。
*其他名称和品牌可能是其他所有者的财产。
2.3. 接口信号
表 6. 设计实例amp接口信号
2.4. 注册地图
笔记：
- 设计防爆ample 寄存器地址以 0x20** 开头，而 Interlaken IP 内核寄存器地址以 0x10** 开头。
- F-tile PHY 寄存器地址以 0x30** 开头，而 F-tile FEC 寄存器地址以 0x40** 开头。 FEC 寄存器仅在 PAM4 模式下可用。
- 访问代码：RO—只读，RW—读/写。
- 系统控制台读取设计前ample 在屏幕上注册并报告测试状态。
表 7. 设计实例amp寄存器映射
表 8. 设计实例amp用于 Interlaken 后备设计示例的寄存器映射ample
生成设计前时使用此寄存器映射amp启用 Interlaken Look-aside Mode 参数的文件。
2.5. 重置
在 F-Tile Interlaken Intel FPGA IP 核中，您启动复位 (reset_n=0) 并保持直到 IP 核返回复位确认 (reset_ack_n=0)。 移除复位后 (reset_n=1)，复位确认返回到其初始状态 (reset_ack_n=1)。 在设计前amp文件中，rst_ack_sticky 寄存器保存复位确认断言，然后触发复位的移除 (reset_n=1)。 您可以使用适合您的设计需要的替代方法。
重要的： 在任何需要内部串行环回的场景下，都必须按照特定的顺序分别释放F-tile的TX和RX。 有关详细信息，请参阅系统控制台脚本。
图 7. NRZ 模式下的复位序列
图 8. PAM4 模式下的复位序列
3. F-Tile Interlaken 英特尔 FPGA IP 设计实例amp用户指南档案
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
4. F-Tile Interlaken Intel FPGA IP Design Ex 文档修订历史amp用户指南
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