Xilinx AXI4-Stream 集成逻辑分析器指南

具有 AXI4-Stream 接口内核的集成逻辑分析器 (ILA) 是可定制的逻辑分析器 IP，可用于监控设计的内部信号和接口。 ILA 内核包括现代逻辑分析仪的许多高级功能，包括布尔触发方程和边沿转换触发器。该内核还提供接口调试和监控功能，以及针对内存映射 AXI 和 AXI4-Stream 的协议检查。因为 ILA 内核与被监控的设计同步，所有应用于您的设计的设计时钟约束也应用于 ILA 内核的组件。要调试设计中的接口，需要将 ILA IP 添加到 Vivado® IP 集成器中的块设计。同样，可以在 IP 集成器中为 ILA IP 启用 AXI4/AXI4-Stream 协议检查选项。然后可以在波形中显示违反协议的情况 viewVivado 逻辑分析仪的呃。

特征

用户可选择的探头端口数量和探头宽度。
用户可选择的存储目标，例如块 RAM 和 UltraRAM
多个探头端口可以组合成一个触发条件。
用户可选择的 AXI 插槽，用于调试设计中的 AXI 接口。

AXI 接口的可配置选项，包括接口类型和跟踪amp乐深度。
探测器的数据和触发器属性。
接口内每个探头和各个端口的多个比较器和宽度。

输入/输出交叉触发接口。
输入探测器的可配置流水线。
AXI4-MM 和 AXI4-Stream 协议检查。

有关 ILA 内核的更多信息，请参阅 Vivado Design Suite 用户指南：编程和调试 (UG908)。

知识产权事实

LogiCORE™ IP 事实表
核心细节
支持的设备系列1	Versal™ ACAP
支持的用户界面	IEEE 标准 1149.1 – JTAG
提供核心
设计 Files	恢复传输层
Examp设计	Verilog
测试台	未提供
约束 File	Xilinx® 设计约束 (XDC)
模拟模型	未提供
支持的软件驱动程序	不适用
测试设计流程2
设计作品	Vivado® 设计套件
模拟	有关支持的模拟器，请参阅 Xilinx 设计工具：发行说明指南.
合成	Vivado 综合
支持
所有 Vivado IP 更改日志	掌握 Vivado IP 更改日志： 72775
赛灵思支持 web 页
笔记： 1. 如需支持设备的完整列表，请参阅 Vivado® IP 目录。 2. 支持的工具版本请参考 Xilinx 设计工具：发行说明指南.

超过view

按设计过程导航内容
Xilinx® 文档围绕一组标准设计流程进行组织，以帮助您找到与当前开发任务相关的内容。本文档涵盖以下设计过程：

硬件、IP 和平台开发：为硬件平台创建 PL IP 块，创建 PL 内核、子系统功能仿真，并评估 Vivado® 时序、资源使用和电源收敛。还涉及开发用于系统集成的硬件平台。本文档中适用于此设计过程的主题包括：
端口说明
时钟和复位
定制和生成内核

核心结束view
FPGA 设计中的信号和接口连接到 ILA 探针和插槽输入。这些信号和接口分别连接到探头和插槽输入端，是 samp以设计速度引导并使用片上块 RAM 存储。 Versal™ ACAP 设计中的信号和接口连接到 ILA 探针和插槽输入。这些附加的信号和接口是amp使用核心时钟输入以设计速度引导并存储在片上块 RAM 存储器中。核心参数指定以下内容：

探头数量（最多 512 个）和探头宽度（1 到 1024）。
多个插槽和接口选项。
微量amp乐深度。
探测器的数据和/或触发器属性。
每个探头的比较器数量。

与 ILA 内核的通信是使用连接到控制、接口和处理系统 (CIPS) IP 内核的 AXI 调试中心实例进行的。

将设计加载到 Versal ACAP 后，使用 Vivado® 逻辑分析仪软件为 ILA 测量设置触发事件。触发发生后，samp文件缓冲区被填充并上传到 Vivado 逻辑分析器中。你可以 view 此数据使用波形窗口。探头amp文件和触发功能在可编程逻辑区域中实现。基于您在定制期间选择的存储目标的片上块 RAM 或 UltraRAM 存储器，用于存储数据，直到软件上传数据。无需用户输入或输出即可触发事件、捕获数据或与 ILA 核心通信。 ILA 内核能够监控接口级信号，它可以传递事务级信息，例如 AXI4 接口的未完成事务。

ILA 探头触发比较器
每个探头输入都连接到能够执行各种操作的触发比较器。在运行时，可以将比较器设置为执行 = 或 != 比较。这包括匹配级别模式，例如 X0XX101。它还包括检测边沿转换，例如上升沿 (R)、下降沿 (F)、任一边沿 (B) 或无转换 (N)。触发比较器可以执行更复杂的比较，包括>、<、≥和≤。

重要的！ 比较器在运行时通过 Vivado® 逻辑分析器设置。

ILA 触发条件
触发条件是每个 ILA 探头触发比较器结果的布尔“与”或“或”计算结果。使用 Vivado® 逻辑分析器，您可以选择是“与”探测触发比较器探测还是“或”探测。当满足所有 ILA 探头比较时，“AND”设置会导致触发事件。当满足任何 ILA 探头比较时，“OR”设置会导致触发事件。触发条件是用于 ILA 迹线测量的触发事件。

应用

ILA 内核旨在用于需要使用 Vivado® 进行验证或调试的应用。下图显示了 CIPS IP 内核通过 AXI 片上网络 (NoC) 从 AXI 块 RAM 控制器写入和读取。 ILA 内核连接到 AXI NoC 和 AXI Block RAM 控制器之间的接口网络，以监控硬件管理器中的 AXI4 事务。

许可和订购
根据 Xilinx 最终用户许可条款，此 Xilinx® LogiCORE™ IP 模块随 Xilinx Vivado® Design Suite 一起免费提供。
笔记： 要验证您是否需要许可证，请检查 IP 目录的许可证列。包含表示许可证包含在 Vivado® Design Suite 中；购买意味着您必须购买许可证才能使用内核。有关其他 Xilinx® LogiCORE™ IP 模块的信息，请访问 Xilinx 知识产权页面。有关其他 Xilinx LogiCORE IP 模块和工具的定价和可用性信息，请联系您当地的 Xilinx 销售代表。

产品规格

端口说明
下表提供了有关 ILA 端口和参数的详细信息。
ILA港口

表 1： ILA港口
端口名称	输入/输出	描述
时钟	I	为所有触发和存储逻辑提供时钟的设计时钟。
探测[ – 1:0]	I	探头端口输入。探测端口号范围从 0 到 511. 探头端口宽度（表示为) 的范围是 1 到 1024。您必须将此端口声明为向量。对于 1 位端口，使用 probe [0:0]。
触发输出	O	trig_out 端口可以从触发条件或外部 trig_in 端口生成。逻辑分析器有一个运行时控制，用于在触发条件和 trig_in 之间切换以驱动 trig_out。
触发输入	I	在基于过程的系统中用于嵌入式交叉触发的输入触发端口。可以连接到另一个 ILA 以创建级联触发器。
投币口_ _	I	插槽接口。接口类型是根据slot_动态创建的_ 接口类型参数。接口中的各个端口可用于在硬件管理器中进行监视。
触发输出确认	I	对 trig_out 的确认。
触发确认	O	对 trig_in 的确认。
复位	I	ILA Input Type 当设置为“Interface Monitor”时，此端口应该是与连接到 Slot_ 的设计逻辑同步的相同复位信号_ ILA 核心的端口。
S_轴	输入/输出	可选端口。当在高级选项中选择“启用 AXI4-流接口以手动连接到 AXI 调试中心”时，用于与 AXI 调试中心核心的手动连接。
轴	输入/输出	可选端口。当在“高级选项”中选择“启用 AXI4-流接口以手动连接到 AXI 调试中心”时，用于与 AXI 调试中心核心的手动连接。

表 1： ILA港口（续）
端口名称	输入/输出	描述
阿雷森	I	可选端口。当在“高级选项”中选择“启用 AXI4-流接口以手动连接到 AXI 调试中心”时，用于与 AXI 调试中心核心的手动连接。该端口应与 AXI Debug Hub 的复位端口同步。
时钟	I	可选端口。当在“高级选项”中选择“启用 AXI4-流接口以手动连接到 AXI 调试中心”时，用于与 AXI 调试中心核心的手动连接。此端口应与 AXI 调试集线器的时钟端口同步。

ILA 参数

表 2： ILA 参数
范围	允许价值观	默认值	描述
组件名称	包含 A–Z、0–9 和 _（下划线）的字符串	伊拉_0	实例化组件的名称。
C_NUM_OF_PROBES 个	1–512	1	ILA 探测端口的数量。
C_MEMORY_TYPE	0、1	0	捕获数据的存储目标。 0 对应块 RAM，1 对应 UltraRAM。
C_数据_深度	1,024、2,048、 4,096、8,192、 16,384、32,768、 65,536、131,072	1,024	探测存储缓冲区深度。这个数字代表s的最大数量amp可以在运行时为每个探测器输入存储的文件。
C_PROBE _宽度	1–1024	1	探头口宽度. 在哪里是具有从 0 到 1,023 的值的探测端口。
C_TRIGOUT_EN	对/错	错误的	启用触发功能。使用端口 trig_out 和 trig_out_ack。
C_TRIGIN_EN	对/错	错误的	启用触发功能。使用端口 trig_in 和 trig_in_ack。
C_INPUT_PIPE_STAGES	0–6	0	向探测端口添加额外的触发器。一个参数适用于所有探测端口。
ALL_PROBE_SAME_MU	对/错	真的	这会强制对所有探测器使用相同的比较值单元（匹配单元）。
C_PROBE _MU_CNT	1–16	1	每个探测器的比较值（匹配）单元数。这仅在 ALL_PROBE_SAME_MU 为 FALSE 时有效。
C_PROBE _类型	数据和触发，触发，数据	数据和触发器	选择一个选定的探头用于指定触发条件或用于数据存储目的或用于两者。
C_ADV_TRIGGER	对/错	错误的	启用高级触发选项。这会启用触发状态机，您可以在 Vivado Logic Analyzer 中编写自己的触发序列。

表 2： ILA 参数（续）
范围	允许价值观	默认值	描述
C_NUM_MONITOR_SLOTS 个	1-11	1	接口插槽数。
笔记： 1. 比较值（匹配）单元的最大数量限制为 1,024 个。对于基本触发器 (C_ADV_TRIGGER = FALSE)，每个探测器都有一个比较值单元（与早期版本一样）。但是对于高级触发选项 (C_ADV_TRIGGER = TRUE)，这意味着单个探头仍然可以选择从 1,024 到 256 的比较值单元数。但是所有的比较值单位都不能超过XNUMX。这意味着，如果每个探针需要四个比较单元，那么您只能使用 XNUMX 个探针。

用核心设计

本节包括指南和附加信息，以促进使用内核进行设计。

时钟
clk 输入端口是 ILA 内核用来注册探测值的时钟。为了获得最佳结果，它应该是与连接到 ILA 内核的探测端口的设计逻辑同步的同一时钟信号。手动连接 AXI Debug Hub 时，aclk 信号应与 AXI Debug Hub 时钟输入端口同步。

重设
当您将 ILA Input Type 设置为 Interface Monitor 时，复位端口应该是与接口所连接的设计逻辑同步的相同复位信号
投币口_ _ ILA 核心的端口。对于与 AXI 调试中心内核的手动连接，当前端口应与 AXI 调试中心内核的复位端口同步。

设计流程步骤
本节描述了定制和生成内核、约束内核以及特定于该 IP 内核的仿真、综合和实现步骤。有关标准 Vivado® 设计流程和 IP 集成器的更多详细信息，请参阅以下 Vivado Design Suite 用户指南：

Vivado Design Suite 用户指南：使用 IP Integrator 设计 IP 子系统 (UG994)

Vivado Design Suite 用户指南：使用 IP 进行设计 (UG896)
Vivado Design Suite 用户指南：入门 (UG910)
Vivado Design Suite 用户指南：逻辑仿真 (UG900)

定制和生成内核

本节包括有关使用 Xilinx® 工具在 Vivado® Design Suite 中定制和生成内核的信息。如果您在 Vivado IP 集成器中定制和生成内核，请参阅《Vivado Design Suite 用户指南：使用 IP 集成器设计 IP 子系统》(UG994) 了解详细信息。 IP 集成商可能会在验证或生成设计时自动计算某些配置值。要检查值是否发生变化，请参阅本章中的参数说明。到 view 参数值，在 Tcl 控制台中运行 validate_bd_design 命令。您可以使用以下步骤指定与 IP 内核相关的各种参数的值，从而自定义设计中使用的 IP：

从 IP 目录中选择 IP。
双击选定的 IP 或从工具栏中选择自定义 IP 命令或右键单击菜单。

如需了解详情，请参阅《Vivado Design Suite 用户指南：使用 IP 进行设计》(UG896) 和《Vivado Design Suite 用户指南：入门》(UG910)。本章中的插图是 Vivado IDE 的插图。此处描述的布局可能与当前版本不同。

要访问核心，请执行以下操作：

通过选择打开一个项目 File 然后打开项目或通过选择创建一个新项目 File 然后在 Vivado 中新建项目。

打开 IP 目录并导航到任何分类。
双击 ILA 调出核心名称 Vivado IDE。

一般选项面板
下图显示了本机设置中的常规选项选项卡，允许您指定选项：

下图显示了 AXI 设置中的常规选项选项卡，允许您指定选项：

组件名称：使用此文本字段为 ILA 核心提供唯一的模块名称。
ILA 输入类型：此选项指定 ILA 应调试的接口或信号类型。目前，此参数的值为“Native Probes”、“Interface Monitor”和“Mixed”。
Number of Probes：使用此文本字段选择 ILA 内核上的探测端口数。 Vivado® IDE 中使用的有效范围是 1 到 64。如果您需要超过 64 个探测端口，则需要使用 Tcl 命令流来生成 ILA 内核。
Anum of Interface Slots (仅在Interface Monitor type和Mixed type中可用)：此选项允许您选择需要连接到ILA的AXI接口插槽的数量。
所有探头端口的比较器数量相同：可以在此面板上配置每个探头的比较器数量。可以通过选择启用所有探头的相同数量的比较器。

探针端口面板
下图显示了允许您指定设置的 Probe Ports 选项卡：

探头端口面板：每个探头端口的宽度可以在探头端口面板中配置。每个探头端口面板最多有七个端口。
探头宽度：可以提及每个探头端口的宽度。有效范围是 1 到 1024。
Number of Comparators：此选项仅在禁用“所有探头端口的相同数量的比较器”选项时启用。可以为 1 到 16 范围内的每个探头设置一个比较器。
数据和/或触发器：可以使用此选项设置每个探头的探头类型。有效选项为 DATA_and_TRIGGER、DATA 和 TRIGGER。
比较器选项：可以使用此选项设置每个探头的操作或比较类型。

界面选项
ILA输入类型选择Interface Monitor或Mixed类型时的Interface Options选项卡如下图所示：

接口类型：ILA 核心要监控的接口的供应商、库、名称和版本 (VLNV)。
AXI-MM ID Width：选择插槽时AXI接口的ID宽度_ 接口类型配置为 AXI-MM，其中是插槽号。
AXI-MM Data Width：选择slot_对应的参数，选择slot_时AXI接口的Data width 接口类型配置为 AXI-MM，其中是插槽号。
AXI-MM Address Width：选择 AXI 接口的地址宽度，当 slot_ 接口类型配置为 AXI-MM，其中是插槽号。
Enable AXI-MM/Stream Protocol Checker：为插槽启用 AXI4-MM 或 AXI4-Stream 协议检查器当插槽_ 接口类型配置为 AXI-MM 或 AXI4-Stream，其中是插槽号。

Enable Transaction Tracking Counters：启用 AXI4-MM 事务跟踪功能。
Number of Outstanding Read Transactions：指定每个 ID 的未完成读取事务数。该值应等于或大于该连接的未完成读取事务数。
未完成的写入事务数：指定每个 ID 未完成的写入事务数。该值应等于或大于该连接的未完成写入事务数。
Monitor APC Status signals：启用插槽的 APC 状态信号监控当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。

Configure AXI read address channel as Data：选择读取地址通道信号用于槽的数据存储目的当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。
Configure AXI read address channel as Trigger：选择读地址通道信号，为slot指定触发条件当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。
Configure AXI read data channel as Data：选择读取数据通道信号用于槽的数据存储目的当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。

Configure AXI read data channel as Trigger：选择读取数据通道信号，为slot指定触发条件当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。
Configure AXI write address channel as Data：选择写地址通道信号用于槽的数据存储目的当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。
Configure AXI write address channel as Trigger：选择写地址通道信号，用于指定槽的触发条件当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。

Configure AXI write data channel as Data：选择写数据通道信号用于槽的数据存储目的当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。
Configure AXI write data channel as Trigger：选择写数据通道信号，为slot指定触发条件当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。
Configure AXI write response channel as Data：选择写响应通道信号用于槽的数据存储目的当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。

Configure AXI write response channel as Trigger：选择写响应通道信号，用于指定槽的触发条件当插槽_ 接口类型配置为 AXI-MM，其中是插槽号。
AXI-Stream Tdata Width：选择当slot_时AXI-Stream接口的Tdata宽度接口类型配置为 AXI-Stream，其中是插槽号。
AXI-Stream TID Width：当slot_时选择AXI-Stream接口的TID宽度接口类型配置为 AXI-Stream，其中是插槽号。

AXI-Stream TUSER Width：选择 AXI-Stream 接口的 TUSER 宽度，当 slot_ 接口类型配置为 AXI-Stream，其中是插槽号。
AXI-Stream TDEST Width：选择 AXI-Stream 接口的 TDEST 宽度，当 slot_ 接口类型配置为 AXI-Stream，其中是插槽号。
Configure AXIS Signals as Data：选择 AXI4-Stream 信号用于槽的数据存储目的
当插槽_ 接口类型配置为 AXI-Stream，其中是插槽号。

Configure AXIS Signals as Trigger：选择 AXI4-Stream 信号以指定插槽的触发条件当插槽_ 接口类型配置为 AXI-Stream，其中是插槽号。
Configure Slot as Data and/or Trigger：选择非 AXI 槽信号以指定触发条件或用于数据存储目的或同时用于槽当插槽_ 接口类型配置为非 AXI，其中是插槽号。

存储选项
下图显示了 Storage Options 选项卡，它允许您选择要使用的存储目标类型和内存深度：

存储目标：此参数用于从下拉菜单中选择存储目标类型。
Data Depth：这个参数用来选择一个合适的samp从下拉菜单中选择深度。

高级选项
下图显示了“高级选项”选项卡：

Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub：启用后，此选项为 IP 提供一个 AXIS 接口以连接到 AXI Debug Hub。
Enable Trigger Input Interface：选中此选项以启用可选的触发输入端口。
Enable Trigger Output Interface：选中此选项以启用可选的触发输出端口。

输入管 Stages：选择要为探针添加的寄存器数量，以改善实现结果。此参数适用于所有探头。
Advanced Trigger：选中以启用基于状态机的触发排序。

输出生成
如需了解详情，请参阅《Vivado Design Suite 用户指南：使用 IP 进行设计》(UG896)。

约束核心

必需的约束
ILA 内核包括一个 XDC file 包含适当的错误路径约束以防止时钟域交叉同步路径的过度约束。还希望连接到 ILA 内核的 clk 输入端口的时钟信号在您的设计中得到适当的约束。

器件、封装和速度等级选择
本节不适用于该 IP 核。

时钟频率
本节不适用于该 IP 核。

时钟管理
本节不适用于该 IP 核。
时钟放置
本节不适用于该 IP 核。
银行业
本节不适用于该 IP 核。

收发器放置
本节不适用于该 IP 核。
I/O 标准和布局
本节不适用于该 IP 核。

模拟

有关 Vivado® 仿真组件的全面信息，以及有关使用支持的第三方工具的信息，请参阅《Vivado Design Suite 用户指南：逻辑仿真》(UG900)。

综合与实现
有关综合和实现的详细信息，请参阅《Vivado Design Suite 用户指南：使用 IP 进行设计》(UG896)。

调试

本附录包含有关赛灵思支持上可用资源的详细信息 web站点和调试工具。如果 IP 需要许可证密钥，则必须验证该密钥。 Vivado® 设计工具有多个许可检查点，用于通过流程门控许可 IP。如果许可证检查成功，IP 可以继续生成。否则，生成会因错误而停止。许可证检查点由以下工具强制执行：

Vivado 综合
Vivado 实施
write_bitstream（Tcl 命令）

重要的！ IP 许可证级别在检查点被忽略。测试确认存在有效许可证。它不检查 IP 许可证级别。

在 Xilinx.com 上寻求帮助

为了在使用内核时帮助设计和调试过程，Xilinx 支持 web 页面包含关键资源，例如产品文档、发行说明、答复记录、有关已知问题的信息以及用于获取进一步产品支持的链接。 Xilinx 社区论坛也可供成员学习、参与、分享和提出有关 Xilinx 解决方案的问题。

文档
本产品指南是与核心相关的主要文档。本指南以及与所有有助于设计过程的产品相关的文档可在 Xilinx 支持上找到 web 页面或使用 Xilinx® Documentation Navigator。从下载页面下载 Xilinx Documentation Navigator。有关此工具和可用功能的更多信息，请在安装后打开联机帮助。

回答记录
答复记录包括有关常见问题的信息、有关如何解决这些问题的有用信息，以及 Xilinx 产品的任何已知问题。每天都会创建和维护答复记录，以确保用户可以访问最准确的可用信息。可以使用 Xilinx 主支持上的“搜索支持”框找到该内核的答复记录 web 页。要最大化搜索结果，请使用以下关键字：

产品名称
工具消息
遇到的问题总结

返回结果后可以进行筛选搜索以进一步定位结果。

技术支援
当按照产品文档中的描述使用时，Xilinx 在 Xilinx 社区论坛上为此 LogiCORE™ IP 产品提供技术支持。如果您执行以下任何操作，Xilinx 无法保证时序、功能或支持：

在文档中未定义的设备中实施解决方案。

自定义超出产品文档允许范围的解决方案。
更改标有“请勿修改”的设计的任何部分。

要提问，请导航至 Xilinx 社区论坛。

其他资源和法律声明

赛灵思资源
如需答案、文档、下载和论坛等支持资源，请参阅 Xilinx 支持。

文档导航器和设计中心
Xilinx® Documentation Navigator (DocNav) 提供对 Xilinx 文档、视频和支持资源的访问，您可以过滤和搜索这些资源以查找信息。要打开 DocNav：

• 在Vivado® IDE 中，选择帮助→ 文档和教程。
• 在Windows 上，选择开始→ 所有程序→ Xilinx 设计工具→ DocNav。
• 在Linux 命令提示符下，输入docnav。

Xilinx 设计中心提供指向按设计任务和其他主题组织的文档的链接，您可以使用这些链接来学习关键概念并解决常见问题。要访问设计中心：

在 DocNav 中，单击设计中心 View 选项卡。
关于赛灵思 web网站，请参阅设计中心页面。

笔记： 有关 DocNav 的更多信息，请参阅 Xilinx 上的 Documentation Navigator 页面 web地点。

参考
这些文档提供了对本指南有用的补充材料：

Vivado Design Suite 用户指南：编程和调试 (UG908)
Vivado Design Suite 用户指南：使用 IP 进行设计 (UG896)
Vivado Design Suite 用户指南：使用 IP Integrator 设计 IP 子系统 (UG994)

Vivado Design Suite 用户指南：入门 (UG910)
Vivado Design Suite 用户指南：逻辑仿真 (UG900)
Vivado Design Suite 用户指南：实施 (UG904)
ISE 到 Vivado Design Suite 迁移指南 (UG911)
AXI 协议检查器 LogiCORE IP 产品指南 (PG101)
AXI4-Stream 协议检查器 LogiCORE IP 产品指南 (PG145)

修订历史
下表显示了本文档的修订历史。

部分	修订摘要
11 / 23 / 2020版本1.1
初始版本。	不适用

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PDF下载： Xilinx AXI4-Stream 集成逻辑分析器指南

参考

用户手册