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Cortex-M0 Plus 微控制器

Cortex-M0-Plus 微控制器产品

您好,欢迎观看本次有关嵌入在 STM0U32 微控制器系列所有产品中的 ARM® Cortex®-M0+ 内核的演示。

Cortex-M0+ 处理器view

  • ARMv6-M 架构
  • 冯·诺依曼架构,2-stag管道
  • 单一问题架构
  • 单周期乘法
  • 内存保护单元 (MPU)
  • 单周期 I/O 端口

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超低功耗设计       非常紧凑的代码
低功耗、高能效 除控制指令、分支和链接指令外,所有指令长度均为 16 位

Cortex®-M0+ 内核是 ARM Cortex-M 32 位 RISC 内核组的一部分。它采用 ARMv6-M 架构,具有 2-stag管道。
Cortex®-M0+ 具有独特的 AHB-Lite 主端口,但当数据访问针对快速 I/O 端口地址范围时,支持并发指令获取和数据访问。

Cortex-M 处理器兼容性

所有应用程序的无缝架构

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STM32U0 微控制器集成了 ARM® Cortex®-M0+ 内核,从而受益于无与伦比的每毫瓦性能比。
所有 Cortex®-M CPU 都具有 32 位架构。
Cortex®-M3 是 ARM 发布的第一款 Cortex®-M CPU。
随后ARM决定区分两条产品线:高性能和低功耗,同时保持它们之间的兼容性。
Cortex®-M0+ 属于低功耗产品线,专为电池供电的设备而设计,对功耗非常敏感。

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Cortex®-M0+ 内核由于采用了 0-s,因此性能比 Cortex®-M2 内核更高tag指令管道。
让我们从负责获取和执行指令的处理器核心开始对 CPU 进行描述。

ARM Cortex-M0+ → 2 秒tag管道

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大多数 V6-M 指令长度为 16 位。只有六条 32 位指令,其中大多数是控制指令,很少使用。但是,用于调用子程序的分支和链接指令也是 32 位长,以支持此指令与指向要执行的下一条指令的标签之间的较大偏移量。
理想情况下,一次 32 位访问会加载两个 16 位指令,从而减少每个指令的提取次数。
在时钟编号 2 期间,不发生指令提取。当指令 N 是加载/存储指令时,AHB Lite 端口可用于执行数据访问。

分支机构绩效

Cortex®-M0+ 内核
• 最多两个 16 位分支影子指令

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在给定分支上,浪费的预取指令更少(得益于 2-stag管道)。
在时钟编号 1 中,处理器获取 Inst0 和无条件分支指令。
在时钟编号 2 中,它执行 Instr0。
在时钟编号 3 时,它执行分支指令,同时获取接下来的两个连续指令 Inst1 和 Inst2(称为分支影子指令)。

在时钟编号 4 时,处理器丢弃 Inst1 和 Inst2 并获取 InstrN 和 InstN+1。
Cortex-M0、M3 和 M4 实现了 3-stag管道:获取、解码和执行。分支影子指令的数量更多:最多 16 条 XNUMX 位指令。

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Cortex®-M0+ 既没有嵌入式缓存,也没有内部 RAM。因此,任何指令获取事务都会被引导至 AHB-Lite 接口,任何数据访问都会被引导至 AHB-Lite 接口或单周期 I/O 端口。
请注意,STM32U0 实现了 SoC 级指令缓存,位于 CPU 外部,位于嵌入式闪存控制器中。

AHB-Lite 主端口连接到总线矩阵,使 CPU 能够访问内存和外设。由于事务在 AHB-Lite 上流水线化,因此最佳吞吐量是每时钟 32 位数据或指令,最低延迟为 2 个时钟。
Cortex®-M0+ 还具有单周期 I/O 端口,使 CPU 能够以 1 个时钟延迟访问数据。外部解码逻辑确定将数据访问引导至此端口的地址范围。
在 STM32U0 中,单周期 I/O 端口不用于访问 GPIO 端口寄存器。相反,GPIO 端口被映射到 AHB,以便通过 DMA 进行访问。

内存保护单元

  • MPU 属性设置定义访问权限
  • 8 个独立内存区域
    • 可以执行代码吗?
    • 可以写入数据吗?
    • 非特权模式访问?

STM32U0 微控制器中的 MPU 支持八个独立的内存区域,具有独立的可配置属性:

  • 访问权限:在特权/非特权模式下允许或不允许读/写,
  • 执行权限:可执行区域或禁止取指令的区域。

参考

有关更多详细信息,请参阅这些应用说明和 Cortex®-M0+ 编程手册 www.st.com web地点。
还可以访问 ARM web您可以在该网站上找到有关 Cortex®-M0+ 核心的更多信息。

谢谢
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文件/资源

ST Cortex-M0 Plus 微控制器 [pdf] 使用说明书
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