25G 以太网英特尔® FPGA IP 发行说明
用户指南
25G 以太网英特尔 FPGA IP 发行说明（英特尔 Agilex 设备）
英特尔® FPGA IP 版本与英特尔 Quartus® Prime 设计套件软件版本相匹配，直至 v19.1。 从英特尔 Quartus Prime Design Suite 软件版本 19.2 开始，英特尔 FPGA IP 具有新的版本控制方案。
英特尔 FPGA IP 版本 (XYZ) 编号可以随每个英特尔 Quartus Prime 软件版本而变化。 一个变化：
- X 表示 IP 的重大修订。 如果更新 Intel Quartus Prime 软件，则必须重新生成 IP。
- Y 表示 IP 包含新功能。 重新生成您的 IP 以包含这些新功能。
- Z 表示 IP 包含较小的更改。 重新生成您的 IP 以包含这些更改。
1.1. 25G以太网英特尔FPGA IP v1.0.0
表 1. v1.0.0 2022.09.26
| 英特尔 Quartus Prime 版本 | 描述 | 影响 |
| 22.3 | 添加了对 Intel Agilex™ F-tile 设备系列的支持。 • 仅支持25G 速率。 • 不支持1588 精确时间协议。 |
— |
英特尔公司。 版权所有。 英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务，除非英特尔明确书面同意。 建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。
ISO
9001:2015
挂号的
25G 以太网 Intel FPGA IP 发行说明（Intel Stratix 10 器件）
如果特定 IP 版本没有可用的发行说明，则该 IP 在该版本中没有任何更改。 有关直至 v18.1 的 IP 更新版本的信息，请参阅 Intel Quartus Prime Design Suite 更新版本说明。
英特尔 FPGA IP 版本与英特尔 Quartus Prime Design Suite 软件版本相匹配，直至 v19.1。 从 Intel Quartus Prime Design Suite 软件版本 19.2 开始，Intel
FPGA IP 有一个新的版本控制方案。
英特尔 FPGA IP 版本 (XYZ) 编号可以随每个英特尔 Quartus Prime 软件版本而变化。 一个变化：
- X 表示 IP 的重大修订。 如果更新 Intel Quartus Prime 软件，则必须重新生成 IP。
- Y 表示 IP 包含新功能。 重新生成您的 IP 以包含这些新功能。
- Z 表示 IP 包含较小的更改。 重新生成您的 IP 以包含这些更改。
相关信息
- 英特尔 Quartus Prime 设计套件更新发行说明
- 25G 以太网英特尔 Stratix®10 FPGA IP 用户指南档案
- 25G 以太网英特尔 Stratix® 10 FPGA IP 设计扩展amp用户指南档案
- 知识库中 25G 以太网 Intel FPGA IP 的勘误表
2.1. 25G以太网英特尔FPGA IP v19.4.1
表 2. v19.4.1 2020.12.14
| 英特尔 Quartus Prime 版本 | 描述 | 影响 |
| 20.4 | VLAN 帧上的长度检查更新： • 在之前版本的 25G 以太网 Intel FPGA IP 中，当满足以下条件时，将断言超大帧错误： 1.VLAN A。 VLAN 检测已启用。 b. IP 发送/接收的帧长度等于最大 TX/RX 帧长度加上 1 到 4 个八位位组。 2、业务VLAN A。 使能SVLAN检测。 b. IP 发送/接收的帧长度等于最大 TX/RX 帧长度加上 1 到 8 个八位位组。 • 在此版本中，IP 已更新以纠正此行为。 |
— |
| 更新了 Avalon® 内存映射接口对 status_* 接口的访问，以防止在读取不存在的地址期间 Avalon 内存映射超时： • 在之前版本的25G 以太网Intel FPGA IP 中，Avalon 内存映射接口读取status_* 接口上不存在的地址时，将置位status_waitrequest，直到Avalon 内存映射主设备的请求超时。 该问题现已修复，当访问不存在的地址时不会保留 waitrequest。 |
— | |
| 支持 RS-FEC 的变体现在支持 100% 吞吐量。 | — |
2.2. 25G以太网英特尔FPGA IP v19.4.0
表 3. v19.4.0 2019.12.16
| 英特尔 Quartus Prime 版本 | 描述 | 影响 |
| 19.4 | rx_am_lock 行为更改： • 在之前版本的25G 以太网Intel FPGA IP 中，rx_am_lock 信号在所有变体中的行为与rx_block_lock 相同。 • 在此版本中，对于启用RSFEC 的IP 变体，rx_am_lock 现在在实现对齐锁定时置位。 对于非 RSFEC 启用的变体，rx_am_lock 的行为仍然与 rx_block_lock 相同。 |
对于启用 RSFEC 的变体，接口信号 rx_am_lock 的行为与之前版本不同。 |
| 更新了数据包的 RX MAC 开始： • 在以前的版本中，RX MAC 仅检查START 字符来确定数据包的开始。 • 在此版本中，除了默认的起始字符之外，RX MAC 现在还检查传入数据包的帧起始定界符 (SFD)。 • 如果启用前导码直通模式，则 MAC 仅检查 START 字符以允许自定义前导码。 |
— | |
| 添加了一个新寄存器以启用前导码检查： • 在RX MAC 寄存器中，可以将偏移0x50A [4] 处的寄存器写入1 以启用前导码检查。 当启用前导码传递时，该寄存器“不关心”。 |
— |
2.3. 25G以太网英特尔FPGA IP v19.3.0
表 4. v19.3.0 2019.09.30
| 英特尔 Quartus Prime 版本 | 描述 | 影响 |
| 19.3 | 对于 MAC+PCS+PMA 变体，收发器包装器模块名称现在是动态生成的。 如果系统中使用多个 IP 实例，这可以防止不必要的模块冲突。 | — |
2.4. 25G以太网英特尔FPGA IP v19.2.0
表 5. v19.2.0 2019.07.01
| 英特尔 Quartus Prime 版本 | 描述 | 影响 |
| 19.2 | 设计防爆amp25G 以太网英特尔 FPGA IP 文件： • 将 Intel Stratix® 10 器件的目标开发套件选项从 Intel Stratix 10 L-Tile GX 收发器信号完整性开发套件更新为 Intel Stratix 10 10 GX 信号完整性 L-Tile（生产版） 开发套件。 |
— |
2.5. 25G以太网英特尔FPGA IP v19.1
表 6 年 19.1 月 v2019
| 描述 | 影响 |
| 添加了新功能 — RX PMA 自适应的自适应模式： • 添加了新参数—启用RX PMA CTLE/DFE 模式的自动适应触发。 |
这些更改是可选的。 如果你不升级你的IP核，它就没有这个新功能。 |
| 根据 Intel Quartus Prime Pro Edition 软件中的 Intel 品牌重塑，将 Enable Altera Debug Master Endpoint (ADME) 参数重命名为 Enable Native PHY Debug Master Endpoint (NPDME)。 Intel Quartus Prime 标准版软件仍然使用 Enable Altera Debug Master Endpoint (ADME)。 | — |
2.6. 25G以太网英特尔FPGA IP v18.1
表 7. 18.1 年 2018 月版本 XNUMX
| 描述 | 影响 |
| 添加了新功能——选择性 PMA： • 添加了新参数—核心变体。 |
这些更改是可选的。 如果你不升级你的IP核，它就没有这些新功能。 |
| • 为1588 精确时间协议接口添加了新信号—latency_sclk。 | |
| 设计防爆amp25G 以太网英特尔 FPGA IP 文件： 将 Intel Stratix 10 器件的目标开发套件选项从 Stratix 10 GX FPGA 开发套件重命名为 Stratix 10 L-Tile GX 收发器信号完整性开发套件。 |
— |
相关信息
- 25G 以太网 Intel Stratix 10 FPGA IP 用户指南
- 25G 以太网英特尔 Stratix 10 FPGA IP 设计Examp用户指南
- 知识库中 25G 以太网 IP 核的勘误表
2.7. 25G以太网英特尔FPGA IP v18.0
表 8. 版本 18.0 2018 年 XNUMX 月
| 描述 | 影响 |
| Intel Stratix 10 设备的初始版本。 | — |
2.8. 25G 以太网 Intel Stratix 10 FPGA IP 用户指南档案
IP 版本与最高 v19.1 的英特尔 Quartus Prime 设计套件软件版本相同。 从 Intel Quartus Prime Design Suite 软件版本 19.2 或更高版本开始，IP 核具有新的 IP 版本控制方案。
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
| 英特尔 Quartus Prime 版本 | IP核版本 | 用户指南 |
| 20.3 | 19.4.0 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
| 20.1 | 19.4.0 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
| 19.4 | 19.4.0 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
| 19.3 | 19.3.0 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
| 19.2 | 19.2.0 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
| 19.1 | 19.1 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
| 18.1 | 18.1 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
| 18.0 | 18.0 | 25G 以太网 Intel Stratix 10 FPGA IP 用户指南 |
2.9. 25G 以太网英特尔 Stratix 10 FPGA IP 设计Examp用户指南档案
IP 版本与最高 v19.1 的英特尔 Quartus Prime 设计套件软件版本相同。 从 Intel Quartus Prime Design Suite 软件版本 19.2 或更高版本开始，IP 核具有新的 IP 版本控制方案。
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
| 英特尔 Quartus Prime 版本 | IP核版本 | 用户指南 |
| 19.1 | 19.1 | 25G 以太网英特尔 Stratix 10 FPGA IP 设计Examp用户指南 |
| 18.1 | 18.1 | 25G 以太网英特尔 Stratix 10 FPGA IP 设计Examp用户指南 |
| 18.0 | 18.0 | 25G 以太网英特尔 Stratix 10 FPGA IP 设计Examp用户指南 |
25G 以太网英特尔 FPGA IP 发行说明（英特尔 Arria 10 器件）
如果特定 IP 版本没有可用的发行说明，则该 IP 在该版本中没有任何更改。 有关直至 v18.1 的 IP 更新版本的信息，请参阅 Intel Quartus Prime Design Suite 更新版本说明。
英特尔 FPGA IP 版本与英特尔 Quartus Prime Design Suite 软件版本相匹配，直至 v19.1。 从英特尔 Quartus Prime Design Suite 软件版本 19.2 开始，英特尔 FPGA IP 具有新的版本控制方案。
英特尔 FPGA IP 版本 (XYZ) 编号可以随每个英特尔 Quartus Prime 软件版本而变化。 一个变化：
- X 表示 IP 的重大修订。 如果更新 Intel Quartus Prime 软件，则必须重新生成 IP。
- Y 表示 IP 包含新功能。 重新生成您的 IP 以包含这些新功能。
- Z 表示 IP 包含较小的更改。 重新生成您的 IP 以包含这些更改。
相关信息
- 英特尔 Quartus Prime 设计套件更新发行说明
- 25G 以太网英特尔 Arria® 10 FPGA IP 用户指南
- 25G 以太网英特尔 Arria® 10 FPGA IP 设计Examp用户指南
- 知识库中 25G 以太网 Intel FPGA IP 的勘误表
3.1. 25G以太网英特尔FPGA IP v19.4.1
表 9. v19.4.1 2020.12.14
| 英特尔 Quartus 黄金版 | 描述 | 影响 |
| 20.4 | VLAN 帧上的长度检查更新： • 在之前版本的 25G 以太网 Intel FPGA IP 中，当满足以下条件时，将断言超大帧错误： 1.VLAN A。 VLAN 检测已启用。 b. IP 发送/接收的帧长度等于最大 TX/RX 帧长度加上 1 到 4 个八位位组。 2、业务VLAN A。 使能SVLAN检测。 b. IP 发送/接收的帧长度等于最大 TX/RX 帧长度加上 1 到 8 个八位位组。 • 在此版本中，IP 已更新以纠正此行为。 |
— |
| 更新了 Avalon 内存映射接口对 status_* 接口的访问，以防止在读取不存在的地址期间 Avalon 内存映射超时： • 当在status_* 接口上访问不存在的地址时，IP 将更新以取消置位waitrequest。 |
3.2. 25G以太网英特尔FPGA IP v19.4.0
表 10. v19.4.0 2019.12.16
| 英特尔 Quartus Prime 版本 | 描述 | 影响 |
| 19.4 | rx_am_lock 行为更改： • 在之前版本的25G 以太网Intel FPGA IP 中，rx_am_lock 信号在所有变体中的行为与rx_block_lock 相同。 • 在此版本中，对于启用RSFEC 的IP 变体，rx_am_lock 现在在实现对齐锁定时置位。 对于非 RSFEC 启用的变体，rx_am_lock 的行为仍然与 rx_block_lock 相同。 |
对于启用 RSFEC 的变体，接口信号 rx_am_lock 的行为与之前版本不同。 |
| 更新了数据包的 RX MAC 开始： • 在以前的版本中，RX MAC 仅检查START 字符来确定数据包的开始。 • 在此版本中，除了默认的起始字符之外，RX MAC 现在还检查传入数据包的帧起始定界符 (SFD)。 • 如果启用前导码直通模式，则 MAC 仅检查 START 字符以允许自定义前导码。 |
— | |
| 添加了一个新寄存器以启用前导码检查： • 在RX MAC 寄存器中，可以将偏移0x50A [4] 处的寄存器写入1 以启用前导码检查。 当启用前导码传递时，该寄存器“不关心”。 |
— |
3.3. 25G以太网英特尔FPGA IP v19.1
表 11 年 19.1 月 v2019
| 描述 | 影响 |
| 根据 Intel Quartus Prime Pro Edition 软件中的 Intel 品牌重塑，将 Enable Altera Debug Master Endpoint (ADME) 参数重命名为 Enable Native PHY Debug Master Endpoint (NPDME)。 Intel Quartus Prime 标准版软件仍然使用 Enable Altera Debug Master Endpoint (ADME)。 | — |
3.4. 25G以太网IP核v17.0
表 12. 版本 17.0 2017 年 XNUMX 月
| 描述 | 影响 |
| 添加了用于读取统计寄存器的影子功能。 • 在TX 统计寄存器中，将偏移0x845 处的CLEAR_TX_STATS 寄存器替换为新的CNTR_TX_CONFIG 寄存器。 新寄存器在清除所有 TX 统计寄存器的位中添加了影子请求和奇偶校验错误清除位。 在偏移 0x846 处添加了新的 CNTR_RX_STATUS 寄存器，其中包括奇偶校验错误位和影子请求的状态位。 • 在RX 统计寄存器中，用新的CNTR_RX_CONFIG 寄存器替换了偏移量0x945 处的CLEAR_RX_STATS 寄存器。新寄存器向该位添加了影子请求和奇偶校验错误清除位 清除所有 TX 统计寄存器。 在偏移 0x946 处添加了新的 CNTR_TX_STATUS 寄存器，其中包括 影子请求的奇偶校验错误位和状态位。 |
新功能支持提高统计计数器读取的可靠性。 要读取统计计数器，请首先设置该组寄存器（RX 或 TX）的影子请求位，然后从寄存器的快照中读取。 当阴影功能生效时，读取值停止递增，但底层计数器继续递增。 重置请求后，计数器将恢复其累计值。 此外，新的寄存器字段包括奇偶校验错误状态和清除位。 |
| 修改了 RS-FEC 对齐标记格式，以符合现已最终确定的 IEEE 108by 第 802.3 条 规格。 此前，RS-FEC 功能符合 25G/50G 联盟 Schedule 3（先于 IEEE） 规范最终确定。 |
RX RS-FEC 现在检测并锁定新旧对齐标记，但 TX RS-FEC 仅生成新的 IEEE 对齐标记格式。 |
相关信息
- 25G以太网IP核用户指南
- 知识库中 25G 以太网 IP 核的勘误表
3.5. 25G以太网IP核v16.1
表 13. 16.1 年 2016 月版本 XNUMX
| 描述 | 影响 |
| 英特尔 FPGA IP 库中的初始版本。 | — |
相关信息
- 25G以太网IP核用户指南
- 知识库中 25G 以太网 IP 核的勘误表
3.6. 25G 以太网英特尔 Arria® 10 FPGA IP 用户指南存档
IP 版本与最高 v19.1 的英特尔 Quartus Prime 设计套件软件版本相同。 从 Intel Quartus Prime Design Suite 软件版本 19.2 或更高版本开始，IP 核具有新的 IP 版本控制方案。
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
| 英特尔 Quartus Prime 版本 | IP版本 | 用户指南 |
| 20.3 | 19.4.0 | 25G 以太网英特尔 Arria® 10 FPGA IP 用户指南 |
| 19.4 | 19.4.0 | 25G 以太网英特尔 Arria 10 FPGA IP 用户指南 |
| 17.0 | 17.0 | 25G 以太网英特尔 Arria 10 FPGA IP 用户指南 |
3.7. 25G 以太网英特尔 Arria 10 FPGA IP 设计Examp用户 指南存档
IP 版本与最高 v19.1 的英特尔 Quartus Prime 设计套件软件版本相同。 从 Intel Quartus Prime Design Suite 软件版本 19.2 或更高版本开始，IP 核具有新的 IP 版本控制方案。
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
| 英特尔 Quartus Prime 版本 | IP核版本 | 用户指南 |
| 16.1 | 16.1 | 25G 以太网设计实例amp用户指南 |
25G 以太网英特尔® FPGA IP 发行说明
在线版本
发送反馈
编号：683067
版本：2022.09.26
文件/资源
 |
英特尔 25G 以太网英特尔 FPGA IP [pdf] 用户指南 25G 以太网英特尔 FPGA IP、以太网英特尔 FPGA IP、英特尔 FPGA IP、FPGA IP、IP |