英特尔® FPGA P-Tile Avalon®
用于 PCI Express 的流 IP*
设计防爆amp用户指南
针对英特尔® 更新
Quartus® Prime 设计套件：21.3
IP 版本：6.0.0
用户指南

设计防爆amp文件说明

1.1. 程序化输入/输出 (PIO) 设计实例的功能说明ample

PIO设计前amp文件执行从主机处理器到目标设备的内存传输。 在这个前ample，主机处理器请求单双字 MemRd 和 emWr
TLP。
PIO设计前ample 自动创建 file需要在 Intel Prime 软件中进行模拟和编译。 设计前ample涵盖了广泛的参数。 但是，它并未涵盖 PCIe 的 P-Tile Hard IP 的所有可能参数化。
这个设计前amp文件包含以下组件：

• 使用您指定的参数生成的 P-Tile Avalon Streaming Hard IP Endpoint 变体 (DUT)。 该组件驱动接收到 PIO 应用程序的 TLP 数据
• PIO 应用程序 (APPS) 组件，它在 PCI Express TLP 和简单的 Avalon-MM 写入和读取片上存储器之间执行必要的转换。
• 片上存储器 (MEM) 组件。 对于 1×16 设计前ample，片上存储器由一个 16 KB 的存储块组成。 对于 2×8 设计例amp文件中，片上存储器由两个 16 KB 的存储块组成。
• Reset Release IP：该 IP 将控制电路保持在复位状态，直到设备完全进入用户模式。 FPGA 置位 INIT_DONE 输出以表示设备处于用户模式。 Reset Release IP 生成内部 INIT_DONE 信号的反相版本，以创建可用于设计的 nINIT_DONE 输出。nINIT_DONE 信号为高电平，直到整个设备进入用户模式。 nINIT_DONE 断言（低）后，所有逻辑都处于用户模式并正常运行。 您可以通过以下方式之一使用 nINIT_DONE 信号：
  • 门控外部或内部复位。
  • 将复位输入选通到收发器和 I/O PLL。
  • 门控设计模块的写使能，例如嵌入式内存模块、状态机和移位寄存器。
  • 同步驱动设计中的寄存器复位输入端口。

仿真测试平台实例化 PIO 设计 examp文件和根端口 BFM 以与目标端点连接。
英特尔公司。 版权所有。 英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务，除非英特尔明确书面同意。 建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。
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图 1. Platform Designer PIO 1×16 设计实例的框图amp仿真测试台

图 2. Platform Designer PIO 2×8 设计实例的框图amp仿真测试台

测试程序在片上存储器的同一位置写入和读回数据。 它将读取的数据与预期结果进行比较。 如果没有错误发生，测试报告“模拟因成功完成而停止”。 P-Tile 阿瓦隆
流媒体设计前ample 支持以下配置：

• Gen4 x16 端点
• Gen3 x16 端点
• Gen4 x8x8 端点
• Gen3 x8x8 端点

笔记： PCIe x8x8 PIO design ex 的仿真测试平台amp虽然实际设计实现了两个 PCIe x8 链路，但文件配置为单个 PCIe x8 链路。
笔记： 这个设计前amp文件仅支持 P-tile Avalon Streaming IP for PCI Express 的 Parameter Editor 中的默认设置。
图 3. P-Tile Avalon Streaming PCI Express 1×16 PIO Design Ex 的 Platform Designer 系统内容ample
Platform Designer 为最多 Gen4 x16 变体生成此设计。

图 4. P-Tile Avalon Streaming PCI Express 2×8 PIO Design Ex 的 Platform Designer 系统内容ample
Platform Designer 为最多 Gen4 x8x8 变体生成此设计。

1.2. 单根 I/O 虚拟化 (SR-IOV) 设计示例的功能描述ample
SR-IOV 设计实例amp文件执行从主机处理器到目标设备的内存传输。 它最多支持两个 PF 和每个 PF 32 个 VF。
SR-IOV 设计实例ample 自动创建 file需要在 Intel Quartus Prime 软件中进行仿真和编译。 您可以将编译后的设计下载到
英特尔 Stratix® 10 DX 开发套件或英特尔 Agilex™ 开发套件。
这个设计前amp文件包含以下组件：

• 使用您指定的参数生成的 P-Tile Avalon Streaming (Avalon-ST) IP 端点变体 (DUT)。 该组件将接收到的 TLP 数据驱动到 SR-IOV 应用程序。
• SR-IOV 应用程序 (APPS) 组件，它在 PCI Express TLP 和简单的 Avalon-ST 之间执行必要的转换，对片上存储器进行写入和读取。 对于 SR-IOV APPS 组件，内存读取 TLP 将生成带有数据的完成。
  • 对于 SR-IOV 设计前amp具有两个 PF 和每个 PF 32 个 VF 的文件，设计前有 66 个存储位置amp乐可以访问。 两个 PF 可以访问两个内存位置，而 64 个 VF (2 x 32) 可以访问 64 个内存位置。
• 重置释放 IP。
  仿真测试平台实例化 SR-IOV 设计 examp文件和根端口 BFM 以与目标端点连接。

图 5. Platform Designer SR-IOV 1×16 设计实例的框图amp仿真测试台

图 6. Platform Designer SR-IOV 2×8 设计实例的框图amp仿真测试台

测试程序跨 2 个 PF 和每个 PF 的 32 个 VF 写入和读回片上存储器中同一位置的数据。 它将读取的数据与预期的进行比较
结果。 如果没有错误发生，测试报告“模拟因成功完成而停止”。
SR-IOV 设计实例ample 支持以下配置：

• Gen4 x16 端点
• Gen3 x16 端点
• Gen4 x8x8 端点
• Gen3 x8x8 端点

图 7. P-Tile Avalon-ST 的 Platform Designer System Contents with SR-IOV for PCI Express 1×16 Design Example

图 8. P-Tile Avalon-ST 的 Platform Designer System Contents with SR-IOV for PCI Express 2×8 Design Example

快速入门指南

使用英特尔 Quartus Prime 软件，您可以生成已编程的 I/O (PIO) 设计示例amp用于 PCI Express* IP 内核的英特尔 FPGA P-Tile Avalon-ST 硬 IP 文件。 生成的设计前ample 反映您指定的参数。 PIO 前任amp文件将数据从主机处理器传输到目标设备。 它适用于低带宽应用。 这个设计前ample 自动创建 file需要在 Intel Quartus Prime 软件中进行仿真和编译。 您可以将编译后的设计下载到您的 FPGA 开发板。 要下载到自定义硬件，请更新 Intel Quartus Prime 设置 File (.qsf) 具有正确的引脚分配。 图 9. Design Ex 的开发步骤ample

英特尔公司。 版权所有。 英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务，除非英特尔明确书面同意。 建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。
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2.1. 目录结构
图 10. 生成的 Design Ex 的目录结构ample

2.2. 生成设计实例ample
图 11. 程序

1. 在 Intel Quartus Prime Pro Edition 软件中，新建工程（File ➤ 新建项目向导）。
2. 指定目录、名称和顶级实体。
3. 对于项目类型，接受默认值空项目。 点击下一步。
4. 对于添加 File单击下一步。
5. 对于 Family 下的 Family、Device & Board Settings，选择 Intel Agilex 或 Intel Stratix 10。
6. 如果您在上一步中选择了 Intel Stratix 10，请在 Device 下拉菜单中选择 Stratix 10 DX。
7. 为您的设计选择目标设备。
8. 单击“完成”。
9. 在 IP 目录中找到并添加 Intel P-Tile Avalon-ST Hard IP for PCI Express。
10. 在 New IP Variant 对话框中，为您的 IP 指定一个名称。 单击创建。
11. 在顶级设置和 PCIe* 设置选项卡上，为您的 IP 变体指定参数。 如果您使用的是 SR-IOV 设计前ample，执行以下步骤以启用 SR-IOV：
    一个。 在 PCIe* PCI Express/PCI 功能选项卡下的 PCIe* 设备选项卡上，选中启用多个物理功能框。
    b. 在 PCIe* 多功能和 SR-IOV 系统设置选项卡上，选中启用 SR-IOV 支持框并指定 PF 和 VF 的数量。 对于 x8 配置，选中启用多个物理功能和启用 PCIe0 和 PCIe1 选项卡的 SR-IOV 支持。
    C。 在 PCIe* PCI Express/PCI Capabilities 选项卡下的 PCIe* MSI-X 选项卡上，根据需要启用 MSI-X 功能。
    d. 在 PCIe* Base Address Registers 选项卡上，为 PF 和 VF 启用 BAR0。
    e. 此设计示例不支持其他参数设置amp勒。
12. 在前amp在“设计”选项卡中，进行以下选择：
    一个。 对于前amp设计 Files，打开Simulation and Synthesis选项。
    如果您不需要这些模拟或综合 files，关闭相应的选项会显着降低 example 设计世代时间。
    b. 对于生成的 HDL 格式，当前版本中只有 Verilog 可用。
    C。 对于目标开发套件，选择英特尔 Stratix 10 DX P-Tile ES1 FPGA 开发套件、英特尔 Stratix 10 DX P-Tile 生产 FPGA 开发套件或英特尔 Agilex F 系列 P-Tile ES0 FPGA 开发套件。
    13. 选择生成Example Design 创建设计前amp您可以模拟并下载到硬件的文件。 如果您选择其中一个 P-Tile 开发板，那么该板上的设备将覆盖先前在 Intel Quartus Prime 工程中选择的设备（如果这些设备不同）。 当提示要求你为前任指定目录时ample design，你可以接受默认目录，./intel_pcie_ptile_ast_0_example_design，或选择另一个目录。
    图 12. Example 设计选项卡
    
13. 单击完成。 您可以保存您的 .ip file 出现提示时，但不需要能够使用 examp设计。
14. 打开前任amp乐设计项目。
15. 编译前amp用于生成 .sof 文件的设计项目 file 为了完整的前任amp乐设计。 这个 file 是您下载到板上以执行硬件验证的内容。
16. 关闭你的前任amp乐设计项目。
    请注意，您不能更改 Intel Quartus Prime 工程中的 PCIe 管脚分配。 但是，为了简化 PCB 布线，您可以采用先进的tage 该 IP 支持的通道反转和极性反转功能。

2.3. 模拟设计实例ample
仿真设置涉及使用根端口总线功能模型 (BFM) 来练习 P-tile Avalon Streaming IP for PCIe (DUT)，如下所示
数字。
图 13. PIO 设计实例amp仿真测试台

有关测试台及其中模块的更多详细信息，请参阅第 15 页的测试台。
下面的流程图显示了模拟设计实例的步骤amp乐：
图 14. 程序

1.  切换到testbench仿真目录， / pcie_ed_tb/pcie_ed_tb/sim/ /模拟器。
2. 为您选择的模拟器运行模拟脚本。 请参阅下表。
3. 分析结果。

笔记： P-Tile 不支持并行 PIPE 模拟。
表 1. 运行仿真的步骤

模拟器	工作目录	指示
ModelSim* SE、西门子* EDA QuestaSim* - 英特尔 FPGA 版	<例如ample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. 调用 vsim（通过键入 vsim，这会弹出一个控制台窗口，您可以在其中运行以下命令）。 2.做msim_setup.tcl 注意：或者，您可以键入：vsim -c -do msim_setup.tcl，而不是执行步骤 1 和 2。 3. ld_debug 4. 全部运行 5. 成功的模拟以以下消息结束，“模拟因成功完成而停止！”
风险控制系统*	<例如ample_design>/pcie_ed_tb/pcie_ed_tb/sim/synopsys/vcs	1. 输入 sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
持续…

模拟器	工作目录	指示
		注意：上面的命令是单行命令。 2. 成功的模拟以以下消息结束，“模拟因成功完成而停止！” 注意：要在交互模式下运行模拟，请使用以下步骤：（如果您已经在非交互模式下生成了 simv 可执行文件，请删除 simv 和 simv.diadir） 1. 打开 vcs_setup.sh file 并向 VCS 命令添加调试选项：vcs -debug_access+r 2.编译设计examp文件：sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3.以交互模式启动仿真： simv -gui &

该测试平台最多可模拟 Gen4 x16 变体。
如果没有错误发生，模拟报告“模拟因成功完成而停止”。
2.3.1. 试验台
测试台使用测试驱动程序模块 altpcietb_bfm_rp_gen4_x16.sv 来启动配置和内存事务。 在启动时，测试驱动程序模块显示来自根端口和端点配置空间寄存器的信息，以便您可以关联到您使用参数编辑器指定的参数。
前任amp文件设计和测试平台是根据您为 PCIe 的 P-Tile IP 选择的配置动态生成的。 测试平台使用您在 Intel Quartus Prime 的 Parameter Editor 中指定的参数。 该测试平台使用串行 PCI Express 接口模拟多达 ×16 条 PCI Express 链路。 测试台设计确实允许一次模拟多个 PCI Express 链路。 下图呈现了一个高层次 view PIO设计前amp勒。
图 15. PIO 设计实例amp仿真测试台

测试平台的顶层实例化了以下主要模块：

• altpcietb_bfm_rp_gen4x16.sv — 这是根端口 PCIe BFM。
  //目录路径
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /模拟
• pcie_ed_dut.ip：这是具有您指定的参数的端点设计。
  //目录路径
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip：该模块是 PIO 设计 ex 事务的目标和发起者amp勒。
  //目录路径
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip：该模块是 SR-IOV design ex 事务的目标和发起者amp勒。
  //目录路径
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

图 16. SR-IOV 设计实例amp仿真测试台

此外，测试台具有执行以下任务的例程：

• 以所需频率为端点生成参考时钟。
• 在启动时提供 PCI Express 重置。

有关 Root Port BFM 的更多详细信息，请参阅 Intel FPGA P-Tile Avalon streaming IP for PCI Express 用户指南的 TestBench 章节。
相关信息
用于 PCI Express 用户指南的英特尔 FPGA P-Tile Avalon 流 IP
2.3.1.1. 测试驱动程序模块
测试驱动程序模块 intel_pcie_ptile_tbed_hwtcl.v 实例化顶层 BFM，altpcietb_bfm_top_rp.v。
顶层BFM完成以下任务：

1. 实例化驱动程序和监视器。
2. 实例化根端口 BFM。
3. 实例化串行接口。

配置模块 altpcietb_g3bfm_configure.v 执行以下任务：

1. 配置和分配 BAR。
2. 配置根端口和端点。
3. 显示全面的配置空间、BAR、MSI、MSI-X 和 AER 设置。

2.3.1.2. PIO 设计实例amp测试平台

下图为PIO设计实例amp模拟设计层次结构。 PIO设计前的测试amp文件被定义为 apps_type_hwtcl 参数设置为
3. 在此参数值下运行的测试定义在ebfm_cfg_rp_ep_rootport、find_mem_bar和downstream_loop中。
图 17. PIO 设计实例amp仿真设计层次结构

testbench从链路训练开始，然后访问IP的配置空间进行枚举。 一个名为 downstream_loop 的任务（在 Root Port 中定义
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) 然后执行 PCIe 链路测试。 该测试包括以下步骤：

1. 发出内存写入命令，将单个双字数据写入端点后面的片上内存。
2. 发出内存读取命令以从片上内存中读回数据。
3. 将读取数据与写入数据进行比较。 如果它们匹配，则测试将此视为通过。
4. 重复步骤 1、2 和 3 进行 10 次迭代。

第一次内存写入发生在 219 us 左右。 随后是用于 PCIe 的 P-tile Hard IP 的 Avalon-ST RX 接口上的内存读取。 Completion TLP 在 Avalon-ST TX 接口的内存读取请求后不久出现。
2.3.1.3. SR-IOV 设计实例amp测试平台
下图显示了 SR-IOV design examp模拟设计层次结构。 SR-IOV 设计测试ample 由名为 sriov_test 的任务执行，
这是在 altpcietb_bfm_cfbp.sv 中定义的。
图 18. SR-IOV 设计实例amp仿真设计层次结构

SR-IOV 测试平台最多支持两个物理功能 (PF) 和每个 PF 32 个虚拟功能 (VF)。
testbench从链路训练开始，然后访问IP的配置空间进行枚举。 之后，它执行以下步骤：

1. 向 PF 发送内存写入请求，然后发送内存读取请求以读回相同数据以进行比较。 如果读取数据与写入数据匹配，则为
   通过。 该测试由名为 my_test 的任务执行（在 altpcietb_bfm_cfbp.v 中定义）。 每个 PF 重复此测试两次。
2. 向 VF 发送内存写入请求，然后发送内存读取请求以读回相同数据以进行比较。 如果读取数据与写入数据匹配，则为
   通过。 此测试由名为 cfbp_target_test（在 altpcietb_bfm_cfbp.v 中定义）的任务执行。 对每个 VF 重复此测试。

第一次内存写入发生在 263 us 左右。 随后是用于 PCIe 的 P-tile Hard IP 的 PF0 的 Avalon-ST RX 接口处的内存读取。 Completion TLP 在 Avalon-ST TX 接口的内存读取请求后不久出现。
2.4. 编译设计实例ample

1. 导航/intel_pcie_ptile_ast_0_example_design/ 并打开 pcie_ed.qpf。
2. 如果您选择以下两个开发包中的任何一个，VID相关的设置都包含在.qsf中 file 生成的设计前ample，您不需要手动添加它们。 请注意，这些设置是板特定的。
   • 英特尔 Stratix 10 DX P-Tile ES1 FPGA 开发套件
   • 英特尔 Stratix 10 DX P-Tile 生产 FPGA 开发套件
   • 英特尔 Agilex F 系列 P-Tile ES0 FPGA 开发套件
3. 在“处理”菜单上，选择“开始编译”。

2.5. 安装 Linux 内核驱动程序

在您可以测试设计前amp文件在硬件中，你必须安装Linux内核
司机。 您可以使用此驱动程序执行以下测试：
• 执行 100 次写入和读取的 PCIe 链路测试
• 内存空间 DWORD
读写
• 配置空间 DWORD 读写
（1）
此外，您可以使用驱动程序更改以下参数的值：
• 正在使用的 BAR
• 所选设备（通过指定总线、设备和功能 (BDF) 编号）
设备）
完成以下步骤以安装内核驱动程序：

1. 导航到 ex 下的 ./software/kernel/linuxample 设计生成目录。
2. 更改安装、加载和卸载的权限 files:
   $ chmod 777 安装加载卸载
3. 安装驱动：
   $须藤./安装
4. 验证驱动程序安装：
   $ lsmod | grep intel_fpga_pcie_drv
   预期结果：
   英特尔_fpga_pcie_drv 17792 0
5. 验证 Linux 是否识别 PCIe design examp乐：
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   笔记： 如果您更改了供应商 ID，请将新的供应商 ID 替换为英特尔的
   此命令中的供应商 ID。
   预期结果：
   使用的内核驱动：intel_fpga_pcie_drv

2.6. 运行 Design Example
以下是您可以在 P-Tile Avalon-ST PCIe design ex 上执行的测试操作amp莱斯：

1. 在本用户指南中，术语字、DWORD 和 QWORD 与它们在 PCI Express 基本规范中的含义相同。 一个字是 16 位，一个 DWORD 是 32 位，一个 QWORD 是 64 位。

表 2. P-Tile Avalon-ST PCIe Design Ex 支持的测试操作amp莱斯

运营	所需酒吧	由 P-Tile Avalon-ST PCIe Design Ex 支持ample
0：链路测试——100 次写入和读取	0	是的
1：写内存空间	0	是的
2：读内存空间	0	是的
3：写配置空间	不适用	是的
4：读取配置空间	不适用	是的
5：改变酒吧	不适用	是的
6：更换设备	不适用	是的
7：启用SR-IOV	不适用	是的 （*）
8：对属于当前设备的每个启用的虚拟功能进行链接测试	不适用	是的 （*）
9：执行DMA	不适用	不
10：退出程序	不适用	是的

注：(*) 这些测试操作仅在 SR-IOV design ex 时可用amp乐被选中。
2.6.1. 运行 PIO Design Example

1. 导航到 ./software/user/example 在设计前amp乐目录。
2. 编译设计前amp应用程序：
   $ make
3. 运行测试：
   $须藤./intel_fpga_pcie_link_test
   您可以在手动或自动模式下运行 Intel FPGA IP PCIe 链路测试。 从中选择：
   • 在自动模式下，应用程序会自动选择设备。 该测试通过匹配供应商 ID 选择具有最低 BDF 的英特尔 PCIe 设备。
   该测试还会选择最低的可用 BAR。
   • 在手动模式下，测试会向您询问总线、设备、功能编号和BAR。
   对于英特尔 Stratix 10 DX 或英特尔 Agilex 开发套件，您可以确定
   BDF 通过键入以下命令：
   $ lspci -d 1172：
   4.这是samp自动和手动模式的文件记录：
   自动模式：

手动模式：

相关信息
PCIe Link Inspector 结束view
使用 PCIe Link Inspector 监控物理层、数据链路层和事务层的链路。
2.6.2. 运行 SR-IOV 设计实例ample

以下是测试 SR-IOV 设计前的步骤amp硬件上的乐：

1. 通过运行 sudo ./ 运行英特尔 FPGA IP PCIe 链路测试
   intel_fpga_pcie_link_test 命令，然后选择选项 1：
   手动选择设备。
2. 输入为其分配虚拟功能的物理功能的 BDF。
3. 输入 BAR“0”进入测试菜单。
4. 输入选项 7 为当前设备启用 SR-IOV。
5. 输入要为当前设备启用的虚拟功能的数量。
   
6. 输入选项 8 以对分配给物理功能的每个启用的虚拟功能执行链路测试。 链接测试应用程序将执行 100 次内存写入，每次写入一个双字数据，然后读回数据以进行检查。 应用程序将在测试结束时打印未通过链接测试的虚拟功能的数量。
   7. 在新终端中，运行 lspci –d 1172：| grep -c “Altera” 命令来验证 PF 和 VF 的枚举。 预期的结果是物理功能的数量和虚拟功能的数量之和。

用于 PCI Express 设计的 P-tile Avalon 流 IP

Examp用户指南档案

英特尔 Quartus Prime 版本	用户指南
21.2	用于 PCI Express Design Ex 的 P-tile Avalon 流 IPamp用户指南
20.3	用于 PCI Express Design Ex 的 P-tile Avalon 流 IPamp用户指南
20.2	用于 PCI Express Design Ex 的 P-tile Avalon 流 IPamp用户指南
20.1	用于 PCI Express Design Ex 的 P-tile Avalon 流 IPamp用户指南
19.4	用于 PCI Express Design Ex 的 P-tile Avalon 流 IPamp用户指南
19.1.1	用于 PCI Express Design Ex 的 P-tile Avalon 流 IPamp用户指南

英特尔公司。 版权所有。 英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务，除非英特尔明确书面同意。 建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。
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Intel P-Tile Avalon 的文档修订历史

用于 PCIe Design Ex 的流式硬核 IPamp用户指南

文档版本	英特尔 Quartus Prime 版本	IP版本	更改
2021.10.04	21.3	6.0.0	更改了 SR-IOV 设计前支持的配置amp从单根 I/O 虚拟化 (SR-IOV) 设计示例的功能描述中的 Gen3 x16 EP 和 Gen4 x16 EP 到 Gen3 x8 EP 和 Gen4 x8 EP 的文件amp乐节。 在生成设计示例中添加了对英特尔 Stratix 10 DX P-tile 生产 FPGA 开发套件的支持amp乐节。
2021.07.01	21.2	5.0.0	删除了 PIO 和 SR-IOV 设计前的仿真波形ampSimulating the Design Ex 部分的文件amp勒。 更新了命令以在部分中显示 BDF 运行 PIO Design Examp勒。
2020.10.05	20.3	3.1.0	删除了寄存器部分，因为 Avalon Streaming design examp文件没有控制寄存器。
2020.07.10	20.2	3.0.0	增加了设计实例的仿真波形、测试用例说明和测试结果说明amp莱斯。 将 ModelSim 仿真器的仿真说明添加到仿真设计示例中amp乐节。
2020.05.07	20.1	2.0.0	将文档标题更新为 Intel FPGA P-Tile Avalon streaming IP for PCI Express Design Example 用户指南以满足新的合法命名准则。 更新了 VCS 交互模式模拟命令。
2019.12.16	19.4	1.1.0	添加了 SR-IOV design examp乐描述。
2019.11.13	19.3	1.0.0	在支持的配置列表中添加了 Gen4 x8 端点和 Gen3 x8 端点。
2019.05.03	19.1.1	1.0.0	初始版本。

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编号：683038
UG-20234
版本：2021.10.04

文件/资源

用于 PCI Express Design Ex 的英特尔 FPGA P-Tile Avalon 流 IPample [pdf] 用户指南 FPGA P-Tile，用于 PCI Express Design Ex 的 Avalon 流 IPamp文件，用于 PCI Express 设计 Ex 的 FPGA P-Tile Avalon 流 IPample, FPGA P-Tile Avalon 流IP

参考

• 用户手册