英特尔 Interlaken 第二代 Agilex 2 FPGA IP 设计Example
产品信息
Interlaken（第二代）FPGA IP 核是英特尔 Agilex 2 FPGA 的一项功能。 它提供了仿真测试平台和硬件设计扩展amp支持编译和硬件测试的文件。 设计前ample 也可用于 Interlaken Look-aside 功能。 IP核支持E-tile器件的NRZ和PAM4模式，并生成设计examp所有支持的通道数和数据速率组合的文件。
硬件和软件要求
Interlaken（第 2 代）IP 内核设计示例amp该文件需要 Intel Agilex 7 F 系列收发器 SoC 开发套件。 更多信息请参阅开发套件的用户指南。
目录结构
生成的Interlaken（第2代）example design 包含以下目录：
- example_设计： 包含主要 files 为设计前amp勒。
- ilk_uflex： 包含 file与 Interlaken Look-aside 模式选项相关。
- ila_uflex： 包含 file与 Interlaken Look-aside 模式选项相关（仅在选择时生成）。
产品使用说明
使用Interlaken（第二代）FPGA IP核设计examp乐，请按照下列步骤操作：
- 确保您拥有 Intel Agilex 7 F 系列收发器 SoC 开发套件。
- 编译设计前amp使用模拟器。
- 执行功能仿真以验证设计。
- 生成设计前amp使用参数编辑器。
- 编译设计前amp使用 Quartus Prime。
- 执行硬件测试以验证设计。
笔记： Interlaken Look-aside 模式选项可在 IP 参数编辑器中进行选择。 如果选择，则附加 files 将在“ila_uflex”目录中生成。
快速入门指南
- Interlaken（第 2 代）FPGA IP 核提供了一个仿真测试平台和一个硬件设计实例amp支持编译和硬件测试的文件。
- 当您生成设计前ampLE，参数编辑器自动创建 file在硬件中模拟、编译和测试设计是必需的。
- 设计前ample 也可用于 Interlaken Look-aside 功能。
- 测试台和设计前amp文件支持 E-tile 设备的 NRZ 和 PAM4 模式。
- Interlaken（第二代）FPGA IP 核生成设计扩展amp所有支持的通道数和数据速率组合的文件。
图 1. Design Ex 的开发步骤ample
Interlaken（第 2 代）IP 内核设计示例amp乐支持以下功能：
- 内部 TX 到 RX 串行环回模式
- 自动生成固定大小的数据包
- 基本数据包检查功能
- 能够使用系统控制台重置设计以进行重新测试
- PMA适配
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图 2. Interlaken（第 2 代）设计示例的高级框图ample
相关信息
- Interlaken（第二代）FPGA IP 用户指南
- Interlaken（第二代）英特尔 FPGA IP 发行说明
硬件和软件
硬件和软件要求
测试前任ample设计，使用以下硬件和软件：
- 英特尔® Quartus® Prime 专业版软件
- 系统控制台
- 支持的模拟器：
- 西门子* EDA ModelSim* SE 或 QuestaSim*
- 新思科技* VCS*
- 节奏* Xcelium*
- 英特尔 Agilex® 7 F 系列收发器 SoC 开发套件 (AGFB014R24A2E2V)
相关信息
英特尔 Agilex 7 F 系列收发器 SoC 开发套件用户指南
目录结构
Interlaken（第 2 代）IP 内核设计示例ample file 目录包含以下生成的 files 为设计前amp勒。
图 3. 生成的Interlaken（第2代）Ex的目录结构amp设计
硬件配置、仿真和测试 file位于ample_installation_dir>/uflex_ilk_0_examp乐设计。
表 1. Interlaken（第二代）IP核硬件设计实例ample File 描述这些 files在ample_installation_dir>/uflex_ilk_0_example_design/前ample_design/quartus 目录。
| File 名字 | 描述 |
| example_design.qpf | 英特尔 Quartus Prime 项目 file. |
| example_design.qsf | 英特尔 Quartus Prime 工程设置 file |
| example_design.sdc jtag_timing_template.sdc | Synopsys 设计约束 file. 您可以复制和修改自己的设计。 |
| sysconsole_testbench.tcl | 主要的 file 用于访问系统控制台 |
表 2. Interlaken（第 2 代）IP 核测试平台 File 描述
这 file 在里面ample_installation_dir>/uflex_ilk_0_example_design/前ample_design/rtl 目录。
| File 姓名 | 描述 |
| 顶部_tb.sv | 顶层测试平台 file. |
表 3. Interlaken（第 2 代）IP 核测试平台脚本
这些 files在ample_installation_dir>/uflex_ilk_0_example_design/前ample_design/testbench 目录。
| File 姓名 | 描述 |
| vcstest.sh | 运行测试平台的 VCS 脚本。 |
| vlog_pro.do | 用于运行测试平台的 ModelSim SE 或 QuestaSim 脚本。 |
| xcelium.sh | 运行测试平台的 Xcelium 脚本。 |
硬件设计实例amp组件
- 前任ample design 连接系统和 PLL 参考时钟以及所需的设计组件。 前任amp设计将 IP 内核配置为内部环回模式，并在 IP 内核 TX 用户数据传输接口上生成数据包。 IP 内核通过收发器在内部环回路径上发送这些数据包。
- IP核接收方收到环回路径上的报文后，进行处理
- Interlaken 数据包并在 RX 用户数据传输接口上传输它们。 前任amp设计检查接收到的数据包和传输的数据包是否匹配。
- 硬件前amp设计包括外部 PLL。 您可以检查明文 file到 view samp实现一种将外部 PLL 连接到 Interlaken（第二代）FPGA IP 的可能方法的代码。
- Interlaken（第二代）硬件设计实例amp文件包含以下组件：
- Interlaken（第二代）FPGA IP
- 数据包生成器和数据包检查器
- JTAG 与系统控制台通信的控制器。 您通过系统控制台与客户端逻辑通信。
图 4. Interlaken（第二代）硬件设计实例ampE-tile NRZ 模式变化的高级框图
Interlaken（第二代）硬件设计实例amp针对 E-tile PAM4 模式变化的文件需要 IO PLL 生成的额外时钟 mac_clkin。 此 PLL 必须使用驱动 pll_ref_clk 的相同参考时钟。
图 5. Interlaken（第二代）硬件设计实例ampE-tile PAM4 模式变化的高级框图
对于 E-tile PAM4 模式变体，当您启用为 PAM4 保留未使用的收发器通道参数时，会添加一个额外的参考时钟端口 (pll_ref_clk [1])。 该端口必须以 IP 参数编辑器中定义的相同频率驱动（保留通道的参考时钟频率）。 为 PAM4 保留未使用的收发器通道是可选的。 当您选择英特尔 Stratix® 10 或英特尔 Agilex 7 开发套件进行设计生成时，分配给该时钟的引脚和相关约束在 QSF 中可见。
笔记： 对于设计前amp在仿真中，测试台始终为 pll_ref_clk[0] 和 pll_ref_clk[1] 定义相同的频率。
相关信息
英特尔 Agilex 7 F 系列收发器 SoC 开发套件用户指南
生成设计
图 6. 程序
按照以下步骤生成硬件 example 设计和测试平台：
- 在 Intel Quartus Prime Pro Edition 软件中，点击 File ➤ New Project Wizard 创建一个新的 Intel Quartus Prime 工程，或者点击 File ➤ 打开项目以打开现有的 Intel Quartus Prime 项目。 该向导会提示您指定一个设备。
- 指定器件系列 Intel Agilex 7 并为您的设计选择器件。
- 在 IP 目录中，找到并双击 Interlaken (2nd Generation) Intel FPGA IP。 出现新 IP 变体窗口。
- 指定顶级名称为您的自定义 IP 变体。 参数编辑器将 IP 变体设置保存在 file 命名的.ip。
- 单击确定。 出现参数编辑器。
图 7. ExampInterlaken（第二代）英特尔 FPGA IP 参数编辑器中的设计选项卡
- 在 IP 选项卡上，为您的 IP 内核变体指定参数。
- 如果您计划对 E-tile 设备变体使用 PMA 适配，请在 PMA 适配选项卡上指定 PMA 适配参数。 此步骤是可选的：
- 选择启用适配加载软 IP 选项。
- 笔记： 当启用 PMA 适配时，您必须在 IP 选项卡上启用启用本机 PHY 调试主端点 (NPDME) 选项。
- 为 PMA 适配选择参数选择 PMA 适配预设。
- 单击 PMA 自适应预加载以加载初始和连续自适应参数。
- 使用 Number of PMA 配置参数指定启用多个 PMA 配置时要支持的 PMA 配置数量。
- 使用选择要加载或存储的 PMA 配置来选择要加载或存储的 PMA 配置。
- 单击从选定的 PMA 配置加载适配以加载选定的 PMA 配置设置。
- 有关 PMA 适配参数的更多信息，请参阅 E-tile
收发器 PHY 用户指南。
- 在前ample Design 选项卡，选择 Simulation 选项生成测试平台，选择 Synthesis 选项生成硬件 examp设计。
- 笔记： 您必须至少选择“模拟”或“综合”选项之一来生成 Examp设计 Files.
- 对于生成的 HDL 格式，选择 Verilog 或 VHDL。
- 对于 Target Development Kit 选择适当的选项。
- 笔记： 仅当您的项目指定以 AGFA7 或 AGFA7 开头的 Intel Agilex 012 设备名称时，Intel Agilex 014 F 系列收发器 SoC 开发套件选项才可用。 当您选择“开发套件”选项时，引脚分配将根据 Intel Agilex 7 开发套件器件部件号 AGFB014R24A2E2V 进行设置，并且可能与您选择的器件不同。 如果您打算在不同 PCB 上的硬件上测试设计，请选择“无”选项并在 .qsf 中进行适当的引脚分配 file.
- 单击生成示例amp乐设计。 选择前任amp出现 le Design Directory 窗口。
- 如果你想修改设计前amp默认显示的文件目录路径或名称 (uflex_ilk_0_example_design), 浏览到新路径并输入新设计 examp目录名。
- 单击“确定”。
- 英特尔 Agilex 7 F 系列收发器 SoC 开发套件用户指南
- E-tile 收发器 PHY 用户指南
模拟设计实例amp测试平台
参考 Interlaken (2nd Generation) Hardware Design Examp用于 E-tile NRZ 模式变化和 Interlaken（第二代）硬件设计示例的高级模块ample High Level Block for E-tile PAM4 Mode Variations 仿真测试台的框图。
图 8. 程序
按照以下步骤模拟测试台：
- 在命令提示符下，切换到测试台仿真目录。 该目录是ample_installation_dir>/exampIntel Agilex 7 设备的 le_design/ 测试平台。
- 为您选择的受支持模拟器运行模拟脚本。 该脚本在模拟器中编译并运行测试台。 您的脚本应在模拟完成后检查 SOP 和 EOP 计数是否匹配。 请参阅表运行模拟的步骤。
表 4. 运行仿真的步骤
| 模拟器 | 指示 |
| ModelSim SE 或 QuestaSim | 在命令行中输入 -do vlog_pro.do
如果您希望在不启动 ModelSim GUI 的情况下进行模拟，请输入 vsim -c -do vlog_pro.do |
| 版本控制系统 | 在命令行中，键入 sh vcstest.sh |
| 西利姆 | 在命令行中，键入 sh xcelium.sh |
分析结果。 模拟成功发送和接收数据包，并显示“Test PASSED”。
设计前的测试平台ample 完成以下任务：
- 实例化 Interlaken（第 2 代）英特尔 FPGA IP。
- 打印 PHY 状态。
- 检查元帧同步 (SYNC_LOCK) 和字（块）边界 (WORD_LOCK)。
- 等待各个通道被锁定和对齐。
- 开始传输数据包。
- 检查数据包统计信息：
- CRC24 错误
- 标准操作程序
- 紧急行动计划
以下amp文件输出说明了在 Interlaken 模式下成功的模拟测试运行：
笔记： 因特拉肯设计前ample仿真测试台发送100个数据包并接收100个数据包。 以下的amp文件输出说明了在 Interlaken Look-aside 模式下成功运行的模拟测试：
笔记： 在 Interlaken Lookaside 设计前，每个通道的数据包数量（SOP 和 EOP）各不相同amp模拟 samp乐输出。
相关信息
硬件设计实例amp第 6 页的组件
编译和配置 Design Examp硬件中的文件
图 9. 程序
在硬件 ex 上编译和运行演示测试ample 设计，请按照下列步骤操作：
- 确保硬件防爆ample 设计生成完成。
- 在英特尔 Quartus Prime 专业版软件中，打开英特尔 Quartus Prime 工程ample_installation_dir>/example_design/quartus/前ample_design.qpf>。
- 在处理菜单上，单击开始编译。
- 编译成功后，一个.sof file 在您指定的目录中可用。 按照以下步骤对硬件 ex 进行编程ampIntel Agilex 7 设备上的文件设计：
- A。 将 Intel Agilex 7 F 系列收发器 SoC 开发套件连接到主机。
- b. 启动时钟控制应用程序，它是开发套件的一部分，并为设计实例设置新的频率amp乐。 以下是时钟控制应用程序中的频率设置：
- • Si5338 (U37)，CLK1- 100 MHz
- • Si5338 (U36)，CLK2- 153.6 MHz
- • Si549 (Y2)，OUT- 根据您的设计要求设置为pll_ref_clk(1) 的值。
- C。 在“工具”菜单上，单击“程序员”。
- d. 在编程器中，单击硬件设置。
- e. 选择编程设备。
- F。 选择并添加 Intel Quartus Prime 会话可以连接的 Intel Agilex 7 F 系列收发器 SoC 开发套件。
- G。 确保模式设置为 JTAG.
- H。 选择 Intel Agilex 7 设备并单击添加设备。 编程器显示板上器件之间连接的框图。
- 一世。 在您的 .sof 所在的行中，选中 .sof 的复选框。
- j. 选中 Program/Configure 列中的复选框。
- k. 单击开始。
相关信息
- 对英特尔 FPGA 设备进行编程第 0 页
- 使用系统控制台分析和调试设计
- 英特尔 Agilex 7 F 系列收发器 SoC 开发套件用户指南
测试硬件设计实例ample
编译 Interlaken（第 2 代）Intel FPGA IP 核设计 ex 后amp文件并配置您的器件，您可以使用系统控制台对 IP 核及其嵌入式 Native PHY IP 核寄存器进行编程。
按照以下步骤调出系统控制台并测试硬件设计amp乐：
- 在 Intel Quartus Prime Pro Edition 软件中，在 Tools 菜单上，点击 System Debugging Tools ➤ System Console。
- 更改为ample_installation_dir>example_design/ hwtest 目录。
- 打开与 J 的连接TAG master，键入以下命令：source sysconsole_testbench.tcl
- 您可以使用以下设计示例打开内部串行环回模式amp文件命令：
- 一种。 stat：打印一般状态信息。
- b. sys_reset：重置系统。
- C。 loop_on：打开内部串行环回。
- d. 运行_example_design：运行设计前amp勒。
- 笔记： 您必须在run_ex之前运行loop_on命令ample_design 命令。 run_example_design 按顺序运行以下命令：sys_reset->stat->gen_on->stat->gen_off。
- 笔记： 当您选择启用自适应负载软IP选项时，run_example_design 命令通过运行 run_load_PMA_configuration 命令在 RX 端执行初始适配校准。
- 您可以使用以下设计示例关闭内部串行环回模式amp勒命令：
- 一种。 loop_off：关闭内部串行环回。
- 您可以使用以下附加设计示例对 IP 内核进行编程amp文件命令：
- 一种。 gen_on：启用数据包生成器。
- b. gen_off：禁用数据包生成器。
- C。 run_test_loop：运行测试E-tile NRZ 和 PAM4 变体的时间。
- d. clear_err：清除所有粘性错误位。
- e. 设置测试模式：设置测试以特定模式运行。
- F。 get_test_mode：打印当前测试模式。
- G。 设置突发大小：以字节为单位设置突发大小。
- H。 get_burst_size：打印突发大小信息。
成功的测试会打印 HW_TEST:PASS 消息。 以下是测试运行的通过标准：
- CRC32、CRC24 和校验器没有错误。
- 传输的 SOP 和 EOP 应与接收的相匹配。
以下amp文件输出说明了在 Interlaken 模式下成功的测试运行：
成功的测试会打印 HW_TEST : PASS 消息。 以下是测试运行的通过标准：
- CRC32、CRC24 和校验器没有错误。
- 传输的 SOP 和 EOP 应与接收的相匹配。
以下ample 输出说明了在 Interlaken Lookaside 模式下成功的测试运行：
设计防爆amp文件说明
设计前amp文件演示了 Interlaken IP 核的功能。
相关信息
Interlaken（第二代）FPGA IP 用户指南
设计防爆amp文件行为
要在硬件中测试设计，请在系统控制台中键入以下命令：
- 来源设置 file:
- ％ 资源ample>uflex_ilk_0_example_design/前ample_design/hwtest/sysconsole_testbench.tcl
- 运行测试：
- % 运行_examp乐设计
- Interlaken（第二代）硬件设计实例ample 完成以下步骤：
- 一种。 重置 Interlaken（第 2 代）IP。
- b. 在内部环回模式下配置 Interlaken（第 2 代）IP。
- C。 将负载中带有预定义数据的 Interlaken 数据包流发送到 IP 核的 TX 用户数据传输接口。
- d. 检查接收到的数据包并报告状态。 硬件设计中包含的数据包检查器ample 提供以下基本数据包检查功能：
- 检查传输的数据包序列是否正确。
- 通过确保数据传输和接收时数据包开始 (SOP) 和数据包结束 (EOP) 计数对齐来检查接收到的数据是否与预期值匹配。
接口信号
表 5. 设计防爆amp接口信号
| 端口名称 | 方向 | 宽度（位） | 描述 |
|
管理时钟 |
输入 |
1 |
系统时钟输入。 时钟频率必须为 100 MHz。 |
| pll_ref_clk /
pll_ref_clk[1:0](2) |
输入 |
1/2 |
收发器参考时钟。 驱动 RX CDR PLL。 |
| 持续… | |||
| 端口名称 | 方向 | 宽度（位） | 描述 |
| pll_ref_clk[1] 仅在启用时可用 保留未使用
笔记： PAM4 的收发器通道 E-tile PAM4 模式 IP 变体中的参数。 |
|||
| 接收端 | 输入 | 车道数 | 接收器 SERDES 数据引脚。 |
| tx_pin | 输出 | 车道数 | 发送 SERDES 数据引脚。 |
|
接收引脚n |
输入 |
车道数 |
接收器 SERDES 数据引脚。
此信号仅在 E-tile PAM4 模式设备变体中可用。 |
|
tx_pin_n |
输出 |
车道数 |
发送 SERDES 数据引脚。
此信号仅在 E-tile PAM4 模式设备变体中可用。 |
|
mac_clk_pll_ref |
输入 |
1 |
该信号必须由 PLL 驱动，并且必须使用与驱动 pll_ref_clk 相同的时钟源。
此信号仅在 E-tile PAM4 模式设备变体中可用。 |
| usr_pb_reset_n | 输入 | 1 | 系统重置。 |
相关信息
接口信号
注册地图
笔记： • 设计Example 寄存器地址以 0x20** 开头，而 Interlaken IP 内核寄存器地址以 0x10** 开头。
- 访问代码：RO—只读，RW—读/写。
- 系统控制台读取设计前ample 在屏幕上注册并报告测试状态。
表 6. 设计防爆ampInterlaken Design Ex 的寄存器映射ample
| 抵消 | 姓名 | 使用权 | 描述 |
| 8 时 00 分 | 预订的 | ||
| 8 时 01 分 | 预订的 | ||
|
8 时 02 分 |
系统 PLL 复位 |
RO |
以下位指示系统 PLL 复位请求和启用值：
• 位 [0] – sys_pll_rst_req • 位 [1] – sys_pll_rst_en |
| 8 时 03 分 | RX 通道对齐 | RO | 指示 RX 通道对齐。 |
|
8 时 04 分 |
WORD锁定 |
RO |
[NUM_LANES–1:0] – 字（块）边界标识。 |
| 持续… | |||
当您为 PAM4 参数启用保留未使用的收发器通道时，将添加一个额外的参考时钟端口以保留未使用的 PAM4 从通道。
| 抵消 | 姓名 | 使用权 | 描述 |
| 8 时 05 分 | 同步锁定 | RO | [NUM_LANES–1:0] – 元帧同步。 |
| 8'h06 – 8'h09 | CRC32 错误计数 | RO | 指示 CRC32 错误计数。 |
| 8'h0A | CRC24 错误计数 | RO | 指示 CRC24 错误计数。 |
|
8'h0B |
上溢/下溢信号 |
RO |
以下位表示：
• Bit [3] – TX 下溢信号 • Bit [2] – TX 溢出信号 • Bit [1] – RX 溢出信号 |
| 8'h0C | SOP 计数 | RO | 表示 SOP 的数量。 |
| 8'h0D | EOP 计数 | RO | 表示 EOP 的数量 |
|
8'h0E |
错误计数 |
RO |
指示以下错误的数量：
• 车道对齐丢失 • 非法控制字 • 非法框架模式 • 缺少 SOP 或 EOP 指示器 |
| 8'h0F | 发送数据_mm_clk | RW | 将 1 写入位 [0] 以启用发生器信号。 |
|
8 时 10 分 |
检查器错误 |
指示检查器错误。 （SOP数据错误、通道号错误、PLD数据错误） | |
| 8 时 11 分 | 系统锁相环锁 | RO | 位 [0] 表示 PLL 锁定指示。 |
|
8 时 14 分 |
TX SOP 计数 |
RO |
指示数据包生成器生成的 SOP 数。 |
|
8 时 15 分 |
TX EOP 计数 |
RO |
指示数据包生成器生成的 EOP 数。 |
| 8 时 16 分 | 连续包 | RW | 向位 [1] 写入 0 以启用连续数据包。 |
| 8 时 39 分 | ECC 错误计数 | RO | 指示 ECC 错误数。 |
| 8 时 40 分 | ECC 纠正的错误计数 | RO | 表示纠正的 ECC 错误数。 |
设计防爆amp用于 Interlaken 后备设计示例的寄存器映射ample
生成设计前时使用此寄存器映射amp打开启用 Interlaken Look-aside 模式参数的文件。
| 抵消 | 姓名 | 使用权 | 描述 |
| 8 时 00 分 | 预订的 | ||
| 8 时 01 分 | 计数器重置 | RO | 向位 [1] 写入 0 以清除 TX 和 RX 计数器的相等位。 |
|
8 时 02 分 |
系统 PLL 复位 |
RO |
以下位指示系统 PLL 复位请求和启用值：
• 位 [0] – sys_pll_rst_req • 位 [1] – sys_pll_rst_en |
| 8 时 03 分 | RX 通道对齐 | RO | 指示 RX 通道对齐。 |
|
8 时 04 分 |
WORD锁定 |
RO |
[NUM_LANES–1:0] – 字（块）边界标识。 |
| 8 时 05 分 | 同步锁定 | RO | [NUM_LANES–1:0] – 元帧同步。 |
| 8'h06 – 8'h09 | CRC32 错误计数 | RO | 指示 CRC32 错误计数。 |
| 8'h0A | CRC24 错误计数 | RO | 指示 CRC24 错误计数。 |
| 持续… | |||
| 抵消 | 姓名 | 使用权 | 描述 |
| 8'h0B | 预订的 | ||
| 8'h0C | SOP 计数 | RO | 表示 SOP 的数量。 |
| 8'h0D | EOP 计数 | RO | 表示 EOP 的数量 |
|
8'h0E |
错误计数 |
RO |
指示以下错误的数量：
• 车道对齐丢失 • 非法控制字 • 非法框架模式 • 缺少 SOP 或 EOP 指示器 |
| 8'h0F | 发送数据_mm_clk | RW | 将 1 写入位 [0] 以启用发生器信号。 |
|
8 时 10 分 |
检查器错误 |
RO |
指示检查器错误。 （SOP数据错误、通道号错误、PLD数据错误） |
| 8 时 11 分 | 系统锁相环锁 | RO | 位 [0] 表示 PLL 锁定指示。 |
| 8 时 13 分 | 延迟计数 | RO | 指示延迟数。 |
|
8 时 14 分 |
TX SOP 计数 |
RO |
指示数据包生成器生成的 SOP 数。 |
|
8 时 15 分 |
TX EOP 计数 |
RO |
指示数据包生成器生成的 EOP 数。 |
| 8 时 16 分 | 连续包 | RO | 向位 [1] 写入 0 以启用连续数据包。 |
| 8 时 17 分 | TX 和 RX 计数器相等 | RW | 表示 TX 和 RX 计数器相等。 |
| 8 时 23 分 | 启用延迟 | WO | 将 1 写入位 [0] 以启用延迟测量。 |
| 8 时 24 分 | 延迟就绪 | RO | 指示延迟测量已准备就绪。 |
Interlaken（第二代）英特尔 Agilex 2 FPGA IP 设计Examp用户指南档案
- 有关本用户指南的最新版本和先前版本，请参阅 Interlaken（第二版）
- 一代）英特尔 Agilex 7 FPGA IP 设计Examp用户指南 HTML 版本。 选择版本并单击下载。 如果未列出 IP 或软件版本，则适用先前 IP 或软件版本的用户指南。
- IP 版本与最高 v19.1 的英特尔 Quartus Prime 设计套件软件版本相同。 从 Intel Quartus Prime Design Suite 软件版本 19.2 或更高版本开始，IP 核具有新的 IP 版本控制方案。
Interlaken（第二代）Intel Agilex 2 FPGA IP Design Ex 的文档修订历史记录amp用户指南
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| 2023.06.26 | 23.2 | 21.1.1 | • 添加了对综合和仿真模型的VHDL 支持。
• 将产品系列名称更新为“Intel Agilex 7”。 |
| 2022.08.03 | 21.3 | 20.0.1 | 更正了英特尔 Agilex F 系列收发器-SoC 开发套件的设备 OPN。 |
| 2021.10.04 | 21.3 | 20.0.1 | • 添加了对QuestaSim 模拟器的支持。
• 删除了对NCSim 模拟器的支持。 |
| 2021.02.24 | 20.4 | 20.0.1 | • 添加了有关为 PAM4 保留未使用的收发器通道的信息： 硬件设计实例amp组件.
• 在以下部分中添加了 pll_ref_clk[1] 信号描述： 接口信号. |
| 2020.12.14 | 20.4 | 20.0.0 | • 更新了ampInterlaken 模式和 Interlaken Look-aside 模式的硬件测试输出（见章节） 测试硬件设计实例ample.
• 更新了 Interlaken Look-aside 设计 ex 的寄存器映射amp勒在节 注册地图. • 在部分中添加了成功硬件测试运行的通过标准 测试硬件设计实例ample. |
| 2020.10.16 | 20.2 | 19.3.0 | 更正了在 RX 侧运行初始自适应校准的命令 测试硬件设计实例ample 部分。 |
| 2020.06.22 | 20.2 | 19.3.0 | • 设计前amp文件可用于 Interlaken Look-aside 模式。
• 设计扩展的硬件测试amp文件可用于 Intel Agilex 器件变体。 • 添加 图：Interlaken（第二代）设计 Ex 的高级框图ample. • 更新了以下部分： — 硬件和软件要求 — 目录结构 • 修改了下图以包含 Interlaken Look-aside 相关更新： — 图：Interlaken（第二代）硬件设计ExampE-tile NRZ 模式变化的高级框图 — 图：Interlaken（第二代）硬件设计ExampE-tile PAM4 模式变化的高级框图 • 更新 图：IP 参数编辑器. |
| 持续… | |||
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| • 在章节中添加了有关时钟控制应用程序中的频率设置的信息 编译和配置 Design Examp硬件中的文件.
• 在以下部分中添加了 Interlaken Lookaside 的测试运行输出： — 模拟设计实例amp测试平台 — 测试硬件设计实例ample • 添加了以下新信号 接口信号 部分： — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • 添加了 Interlaken Look-aside 设计 ex 的寄存器映射amp在 部分：注册地图. |
|||
| 2019.09.30 | 19.3 | 19.2.1 | 删除了 clk100。 mgmt_clk 用作以下 IO PLL 的参考时钟：
• 图：Interlaken（第二代）硬件设计ExampE-tile NRZ 模式变化的高级框图. • 图：Interlaken（第二代）硬件设计ExampE-tile PAM4 模式变化的高级框图. |
| 2019.07.01 | 19.2 | 19.2 | 初始版本。 |
Interlaken（第二代）英特尔 Agilex® 2 FPGA IP 设计Examp用户指南
文件/资源
 |
英特尔 Interlaken 第二代 Agilex 2 FPGA IP 设计Example [pdf] 用户指南 Interlaken 第二代 Agilex 2 FPGA IP 设计Example，Interlaken，第二代 Agilex 2 FPGA IP 设计 Example, FPGA IP 设计实例ample，IP设计Example, 设计前ample |