低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计示例ample
快速入门指南
低延迟 E-Tile 40G 以太网英特尔® FPGA IP 内核提供了一个仿真测试台和一个硬件设计实例amp支持编译和硬件测试的文件。 当您生成设计前amp文件中，英特尔 Quartus® Prime IP 参数编辑器自动创建 file在硬件中模拟、编译和测试设计是必需的。 此外，您还可以将编译后的硬件设计下载到英特尔特定设备开发套件中进行互操作测试。 英特尔 FPGA IP 还包括一个仅编译的 examp您可以使用该项目来快速估算 IP 核面积和时序。 低延迟 E-Tile 40G 以太网英特尔 FPGA IP 支持设计实例amp具有各种参数的 le 代。 然而，设计前amp文件并未涵盖低延迟 E-Tile 40G 以太网英特尔 FPGA IP 核的所有可能参数化。
Design Ex 的开发步骤ample
相关信息
- 低延迟 E-Tile 40G 以太网英特尔 FPGA IP 用户指南
有关低延迟 E-Tile 40G 以太网 IP 的详细信息。 - 低延迟 E-Tile 40G 以太网英特尔 FPGA IP 发行说明
IP 版本说明列出了特定版本中的 IP 更改。
生成设计实例ample
程序
英特尔公司。 版权所有。 英特尔、英特尔标识和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保证保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 除非英特尔明确书面同意，否则英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务。 建议英特尔客户在依赖任何已发布的信息以及为产品或服务下订单之前获取最新版本的设备规格。 其他名称和品牌可能是其他人的财产。
Examp低延迟 E-Tile 40G 以太网参数编辑器中的设计选项卡
选择 Stratix 10 TX E-Tile 收发器信号完整性开发套件生成设计实例amp用于英特尔 Stratix® 10 设备的文件。 选择 Agilex F 系列收发器-SoC 开发套件生成设计示例amp用于 Intel Agilex™ 设备的文件。
按照以下步骤生成硬件设计示例amp乐和测试台：
- 在 Intel Quartus Prime Pro Edition 软件中，点击 File ➤ 新建项目向导
创建一个新的 Intel Quartus Prime 工程，或者 File ➤ 打开项目以打开现有的英特尔 Quartus Prime 软件项目。 该向导会提示您指定设备系列和设备。
笔记: 设计前amp文件用目标板上的设备覆盖选择。 您从 design ex 的菜单中指定目标板ampEx 中的 le 选项ample 设计选项卡（步骤 8）。 - 在 IP 目录中，找到并选择 Low Latency E-Tile 40G Ethernet Intel FPGA IP。 出现“新 IP 变体”窗口。
- 为您的自定义 IP 变体指定顶级名称。 Intel Quartus Prime IP 参数编辑器将 IP 变量设置保存在 file 命名的.ip。
- 单击确定。 IP 参数编辑器出现。
- 在 IP 选项卡上，为您的 IP 内核变体指定参数。
笔记: 低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计实例amp如果您指定以下任何参数，文件将无法正确模拟并且无法正常运行：- 启用前导码直通打开
- 就绪延迟设置为值 3
- 启用 TX CRC 插入已关闭
- 在前ample 设计选项卡，在 Ex 下amp设计 Files，启用Simulation选项生成testbench，选择Synthesis选项生成compilation-only和hardware design examp莱斯。
笔记: 在前ample Design 选项卡，在 Generated HDL Format 下，只有 Verilog HDL 可用。 该 IP 内核不支持 VHDL。 - 在目标开发套件下，选择 Stratix 10 TX E-Tile 收发器信号完整性开发套件或 Agilex F 系列收发器-SoC 开发套件。
笔记：您选择的开发包会覆盖步骤中的设备选择- Intel Stratix 10 E-tile 目标设备是 1SG280LU3F50E3VGS1。
- Intel Agilex E-tile 设备目标是 AGFB014R24A2E2VR0。
- 单击生成 Example 设计按钮。 选择前任amp出现 le Design Directory 窗口。
- 如果你想修改设计前amp默认显示的文件目录路径或名称 (alt_e40c3_0_example_design), 浏览到新路径并输入新设计 examp文件目录名 (ample_dir>）。
- 单击“确定”。
相关信息
- IP核参数
提供有关定制 IP 核的更多信息。 - 英特尔 Stratix 10 E-Tile TX 信号完整性开发套件
- 英特尔 Agilex F 系列 FPGA 开发套件
设计防爆amp文件参数
Ex 中的参数ample 设计选项卡
| 范围 | 描述 |
| 选择设计 | 可用前ampIP参数设置的文件设计。 当您从预设库中选择设计时，此字段会显示所选设计。 |
| Examp设计 Files | 这 files 为不同的开发阶段生成。
• 模拟——产生必要的 files模拟前任amp设计。 • 合成——生成合成 file秒。 使用这些 files 在英特尔 Quartus Prime 专业版软件中编译设计以进行硬件测试并执行静态时序分析。 |
| 产生 File 格式 | RTL 的格式 files 用于模拟——Verilog 或 VHDL。 |
| 选择董事会 | 支持设计实现的硬件。 当您选择英特尔开发板时， 目标设备 是与开发套件上的设备相匹配的那个。
如果此菜单不可用，则表明您选择的选项没有受支持的板。 Agilex F 系列收发器-SoC 开发套件：此选项允许您测试设计前amp所选英特尔 FPGA IP 开发套件上的文件。 该选项会自动选择 目标设备 AGFB014R24A2E2VR0 的。 如果您的电路板版本具有不同的器件等级，您可以更改目标器件。 |
| 持续… | |
| 范围 | 描述 |
| Stratix 10 TX E-Tile 收发器信号完整性开发套件：此选项允许您测试设计前amp所选英特尔 FPGA IP 开发套件上的文件。 该选项会自动选择 目标设备 1ST280EY2F55E2VG。 如果您的电路板版本具有不同的器件等级，您可以更改目标器件。
没有任何：此选项不包括设计前的硬件方面amp勒。 |
目录结构
低延迟 E-Tile 40G 以太网 IP 核设计实例ample file 目录包含以下生成的 files 为设计前amp勒。
生成的 Design Ex 的目录结构ample
- 模拟 files（仅用于模拟的测试平台）位于ample_dir>/example_testbench。
- 仅编译 examp乐设计位于ample_dir>/compilation_test_design.
- 硬件配置及测试 files（硬件设计前ample) 位于ample_dir>/hardware_test_design
目录和 File 描述
| File 名字 | 描述 |
| eth_ex_40g.qpf | 英特尔 Quartus Prime 项目 file. |
| eth_ex_40g.qsf | 英特尔 Quartus Prime 工程设置 file. |
| 持续… | |
| File 名字 | 描述 |
| eth_ex_40g.sdc | Synopsys* 设计约束 file. 你可以复制和修改这个 file 用于您自己的低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计。 |
| eth_ex_40g.srf | Intel Quartus Prime 工程消息抑制规则 file. |
| eth_ex_40g.v | 顶层 Verilog HDL 设计实例ample file. |
| eth_ex_40g_clock.sdc | Synopsys 设计约束 file 用于时钟。 |
| 常见的/ | 硬件设计前amp支持 files. |
| 硬件测试/main.tcl | 主要的 file 用于访问系统控制台。 |
模拟设计实例amp测试平台
您可以通过从命令提示符运行仿真脚本来编译和仿真设计。
- 在命令提示符下，将工作目录更改为ample_dir>/example_testbench。
- 为您选择的支持的模拟器运行模拟脚本。 该脚本在模拟器中编译并运行testbench
模拟测试台的说明
| 模拟器 | 指示 |
| 模型模拟* | 在命令行中，键入 vsim -do run_vsim.do。
如果您更喜欢在不启动 ModelSim GUI 的情况下进行仿真，请键入 vsim -c -do run_vsim.do。 笔记： ModelSim-AE 和 ModelSim-ASE 模拟器无法模拟这个 IP 核。 您必须使用另一个受支持的 ModelSim 模拟器，例如 ModelSim SE。 |
| 风险控制系统* | 在命令行中，键入 sh run_vcs.sh |
| 风控系统MX | 在命令行中，键入 sh run_vcsmx.sh。
当设计包含 Verilog HDL 和 System Verilog with VHDL 时使用此脚本。 |
| 数控模拟 | 在命令行中，键入 sh run_ncsim.sh |
| Xcelium* | 在命令行中，键入 sh run_xcelium.sh |
成功的模拟以以下消息结束：模拟通过。 或测试台完成。 成功完成后，您可以分析结果。
编译和配置 Design Examp硬件中的文件
Intel FPGA IP 核参数编辑器允许您编译和配置设计实例amp在目标开发工具包上
编译和配置设计前amp在硬件上，请按照下列步骤操作：
- 启动 Intel Quartus Prime Pro Edition 软件并选择 Processing > Start Compilation 来编译设计。
- 生成 SRAM 对象后 file .sof，按照以下步骤对硬件设计进行编程amp英特尔设备上的文件：
- 选择工具 ➤ 程序员。
- 在编程器中，单击硬件设置。
- 选择一个编程设备。
- 选择 Intel TX 板并将其添加到您的 Intel Quartus Prime Pro Edition 会话中。
- 确保模式设置为 JTAG.
- 选择英特尔设备并单击添加设备。 程序员显示电路板上设备之间连接的框图。
- 在您的 .sof 所在行中，选中 .sof 对应的复选框。
- 打开 .sof 的 Program/Configure 选项。
- 单击“开始”。
相关信息
- 分层和基于团队的设计的增量编译
- 编程英特尔 FPGA 设备
在 Hardware Design Ex 中更改目标设备ample
如果您已选择 Stratix 10 TX E-Tile 收发器信号完整性开发套件作为您的目标设备，低延迟 E-Tile 40G 以太网英特尔 FPGA IP 内核会生成一个硬件 examp目标设备 1ST280EY2F55E2VG 的 le 设计。 如果您已选择 Agilex F 系列收发器-SoC 开发套件作为您的目标设备，低延迟 E-Tile 40G 以太网英特尔 FPGA IP 内核会生成一个硬件 examp目标设备 AGFB014R24A2E2VR0 的设计文件。 指定的目标设备可能与您的开发套件上的设备不同。 更改硬件设计中的目标设备amp乐，请按照下列步骤操作：
- 启动 Intel Quartus Prime Pro Edition 软件并打开硬件测试项目 file /hardware_test_design/eth_ex_40g.qpf。
- 在“分配”菜单上，单击“设备”。 出现设备对话框。
- 在 Device 对话框中，选择一个基于 E-tile 的目标设备表，该表与您的开发套件上的设备部件号相匹配。 参考Intel上的开发包链接 web网站以获取更多信息。
- 选择设备时会出现提示，如下图所示。 选择 No 保留生成的管脚分配和 I/O 分配。
Intel Quartus Prime 器件选择提示
- 对您的设计进行完整编译。
您现在可以在硬件上测试设计。
相关信息
- 英特尔 Stratix 10 E-Tile TX 信号完整性开发套件
- 英特尔 Agilex F 系列 FPGA 开发套件
在硬件中测试低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计
编译低延迟 E-Tile 40G 以太网 Intel FPGA IP 核设计 ex 后amp文件并在您的 Intel 设备上配置它，您可以使用系统控制台对 IP 核及其嵌入式 Native PHY IP 核寄存器进行编程。 打开系统控制台并测试硬件设计amp乐，请按照下列步骤操作：
- 在 Intel Quartus Prime Pro Edition 软件中，选择 Tools > System Debugging Tools > System Console 以启动系统控制台。
- 在 Tcl 控制台窗格中，键入 cd hwtest 以将目录更改为 /hardware_test_design/hwtest。
- 键入 source main.tcl 以打开与 J 的连接TAG 掌握。
附加设计例ample 命令可用于对 IP 核进行编程：
- 检查物理状态：显示时钟频率和 PHY 锁定状态。
- chkmac_统计信息：显示 MAC 统计计数器中的值。
- clear_all_stats： 清除 IP 核统计计数器。
- 启动包生成： 启动数据包生成器。
- 停止_pkt_gen： 停止数据包生成器。
- sys_reset_digital_analog： 系统重置。
- 循环开启：打开内部串行环回
- 循环关闭： 关闭内部串行环回。
- reg_read : 返回 IP 内核寄存器值.
- reg_write : 写到地址处的 IP 核寄存器.
按照设计前的硬件测试部分中的测试程序进行操作amp文件并在系统控制台中观察测试结果。
相关信息
使用系统控制台分析和调试设计
设计防爆amp文件说明
基于E-tile的40G以太网设计实例ample 演示了低延迟 E-Tile 40G 以太网英特尔 FPGA IP 核的功能，具有符合 IEEE 802.3ba 标准 CAUI-4 规范的基于 E-tile 的收发器接口。 您可以从 Ex 生成设计amp低延迟 E-Tile 40G 以太网英特尔 FPGA IP 参数编辑器中的设计选项卡。
生成设计前amp文件中，您必须首先为您打算在最终产品中生成的 IP 核变体设置参数值。 生成设计前ample 创建 IP 核的副本； 测试平台和硬件设计前amp请使用此变体作为 DUT。 如果您未将 DUT 的参数值设置为与最终产品中的参数值相匹配，设计前amp您生成的 le 不会执行您想要的 IP 内核变体。
笔记：
测试台展示了 IP 内核的基本测试。 它无意替代完整的验证环境。 您必须在仿真和硬件中对自己的低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计进行更广泛的验证。
特征
- 使用 Intel Stratix 40 或 Intel Agilex 器件支持 10G 以太网 MAC/PCS IP 核，用于 E-tile 收发器。
- 支持前导码直通和链路训练。
- 生成设计前amp具有 MAC 统计计数器功能的文件。
- 提供测试平台和仿真脚本。
硬件和软件要求
测试前任ample设计，使用以下硬件和软件：
- 英特尔 Quartus Prime 专业版软件
- 系统控制台
- ModelSim、VCS、VCS MX、NCSim 或 Xcelium 模拟器
- 英特尔 Stratix 10 TX E-Tile 收发器信号完整性开发套件或英特尔 Agilex F 系列收发器-SoC 开发套件
功能描述
本节介绍在基于 E-tile 的收发器中使用英特尔器件的 40G 以太网 MAC/PCS IP 核。 在传输方向，MAC 接受客户端帧并在将它们传递给 PHY 之前插入数据包间间隙 (IPG)、前导码、帧定界符 (SFD) 开始、填充和 CRC 位。 PHY 根据需要对 MAC 帧进行编码，以便通过媒体可靠地传输到远程端。 在接收方向，PHY 将帧传递给 MAC。 MAC 接受来自 PHY 的帧，执行检查，去除 CRC、前导码和 SFD，并将帧的其余部分传递给客户端。
模拟
测试平台通过 IP 内核发送流量，测试 IP 内核的发送端和接收端。
低延迟 E-Tile 40G 以太网设计实例amp框图
仿真设计前amp顶层测试 file 是 basic_avl_tb_top.sv。 这个 file 为 PHY 提供 156.25 Mhz 的时钟参考 clk_ref。 它包括发送和接收 10 个数据包的任务。
低延迟 E-Tile 40G 以太网核心测试台 File 描述
| File 名字 | 描述 |
| 测试台和仿真 Files | |
| basic_avl_tb_top.sv | 顶层测试平台 file. 测试平台实例化 DUT 并运行 Verilog HDL 任务以生成和接受数据包。 |
| basic_avl_tb_top_nc.sv | 顶层测试平台 file 与 NCSim 模拟器兼容。 |
| basic_avl_tb_top_msim.sv | 顶层测试平台 file 与 ModelSim 模拟器兼容。 |
| 测试台脚本 | |
| 运行_vsim.do | 用于运行测试平台的 Mentor Graphics* ModelSim 脚本。 |
| 运行_vcs.sh | 用于运行测试平台的 Synopsys VCS 脚本。 |
| 持续… | |
| File 名字 | 描述 |
| 运行_vcsmx.sh | 用于运行测试平台的 Synopsys VCS MX 脚本（结合了 Verilog HDL 和 System Verilog 与 VHDL）。 |
| 运行_ncsim.sh | 运行测试平台的 Cadence NCSim 脚本。 |
| 运行_xcelium.sh | 运行测试平台的 Cadence Xcelium 脚本。 |
成功的测试运行显示确认以下行为的输出：
- 等待 RX 时钟稳定
- 打印 PHY 状态
- 发送 10 个数据包
- 收到10个数据包
- 显示“测试平台完成”。
以下ample 输出说明了一次成功的模拟测试运行：
- #等待RX对齐
- #RX 校正锁定
- #RX 通道对齐锁定
- #TX启用
- #** 发送数据包 1…
- #** 发送数据包 2…
- #** 发送数据包 3…
- #** 发送数据包 4…
- #** 发送数据包 5…
- #** 发送数据包 6…
- #** 发送数据包 7…
- #** 收到数据包 1…
- #** 发送数据包 8…
- #** 收到数据包 2…
- #** 发送数据包 9…
- #** 收到数据包 3…
- #** 发送数据包 10…
- #** 收到数据包 4…
- #** 收到数据包 5…
- #** 收到数据包 6…
- #** 收到数据包 7…
- #** 收到数据包 8…
- #** 收到数据包 9…
- #** 收到数据包 10…
相关信息
模拟设计实例amp第 7 页的测试平台
硬件测试
在硬件设计前amp例如，您可以在内部串行环回模式下对 IP 内核进行编程，并在发送端生成通过接收端环回的流量。
低延迟 E-Tile 40G 以太网 IP 硬件设计实例amp高级框图
低延迟 E-Tile 40G 以太网硬件设计实例amp文件包含以下组件：
- 低延迟 E-Tile 40G 以太网英特尔 FPGA IP 核。
- 协调 IP 核编程以及数据包生成和检查的客户端逻辑。
- IOPLL 从 100 MHz 输入时钟生成 50 MHz 时钟到硬件设计前amp勒。
- JTAG 与英特尔系统控制台通信的控制器。 您通过系统控制台与客户端逻辑通信。
按照提供的相关信息链接中的程序测试设计前amp所选硬件中的文件。
相关信息
- 在硬件中测试低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计（第 9 页）
- 使用系统控制台分析和调试设计
内部环回测试
运行以下步骤以执行内部环回测试：
- 重置系统。
系统重置数字模拟 - 显示时钟频率和 PHY 状态。
检查物理状态 - 打开内部环回测试。
循环开启 - 显示时钟频率和 PHY 状态。 rx_clk 设置为 312.5 MHz，并且
rx_pcs_ready 设置为 1。
检查物理状态 - 启动数据包生成器。
启动包生成 - 停止数据包生成器。
停止包生成 - Review 发送和接收的数据包的数量。
chkmac_统计信息 - 关闭内部环回测试。
循环关闭
外部环回测试
运行以下步骤以执行外部环回测试：
- 重置系统。
系统重置数字模拟 - 显示时钟频率和 PHY 状态。 rx_clk 设置为 312.5 MHz，并且
rx_pcs_ready 设置为 1。 chkphy_status - 启动数据包生成器。
启动包生成 - 停止数据包生成器。
停止包生成 - Review 发送和接收的数据包的数量。
chkmac_统计信息
低延迟 E-Tile 40G 以太网设计实例amp文件寄存器
低延迟 E-Tile 40G 以太网硬件设计实例amp寄存器映射
列出硬件设计前的内存映射寄存器范围amp乐。 您可以在系统控制台中使用 reg_read 和 reg_write 函数访问这些寄存器。
| 字偏移 | 注册类型 |
| 0x300-0x3FF | PHY寄存器 |
| 0x400-0x4FF | TX MAC寄存器 |
| 0x500-0x5FF | RX MAC 寄存器 |
| 0x800-0x8FF | 统计计数器寄存器 – TX 方向 |
| 0x900-0x9FF | 统计计数器寄存器 – RX 方向 |
| 0x1000-1016 | 数据包客户端寄存器 |
数据包客户端寄存器
您可以自定义低延迟 E-Tile 40G 以太网硬件设计，例如ample 通过编程客户端寄存器。
| 住所 | 姓名 | 少量 | 描述 | 硬件重置值 | 使用权 |
| 0x1008 | 数据包大小配置 | [29:0] | 以字节为单位指定传输数据包大小。 这些位依赖于 PKT_GEN_TX_CTRL 寄存器。
• Bit [29:16]：指定数据包大小的上限（以字节为单位）。 这仅适用于增量模式。 • 位 [13:0]： — 对于固定模式，这些位以字节为单位指定传输数据包大小。 — 对于增量模式，这些位指定数据包的增量字节。 |
0x25800040 | RW |
| 0x1009 | 包号控制 | [31:0] | 指定要从数据包生成器传输的数据包数。 | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • 位[0]：保留。
• 位[1]：数据包生成器禁用位。 将该位设置为值 1 以关闭数据包生成器，将其重置为值 0 以打开数据包生成器。 • 位[2]：保留。 • 位[3]：如果IP 内核处于MAC 环回模式，则值为1； 如果数据包客户端使用数据包生成器，则值为 0。 |
0x6 | RW |
| 持续… | |||||
| 住所 | 姓名 | 少量 | 描述 | 硬件重置值 | 使用权 |
| • 位 [5:4]：
— 00：随机模式 — 01：固定模式 — 10：增量模式 • 位[6]：将此位设置为1 以使用0x1009 寄存器根据要传输的固定数据包数关闭数据包生成器。 否则，PKT_GEN_TX_CTRL 寄存器的位 [1] 用于关闭数据包生成器。 • 位 [7]： — 1：用于数据包之间没有间隙的传输。 — 0：用于数据包之间具有随机间隙的传输。 |
|||||
| 0x1011 | 目的地址低 32 位 | [31:0] | 目的地址（低 32 位） | 0x56780地址 | RW |
| 0x1012 | 目标地址高 16 位 | [15:0] | 目标地址（高 16 位） | 0x1234 | RW |
| 0x1013 | 源地址低 32 位 | [31:0] | 源地址（低 32 位） | 0x43210地址 | RW |
| 0x1014 | 源地址高 16 位 | [15:0] | 源地址（高 16 位） | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | MAC环回重置。 设置为 1 的值来重置 design exampMAC环回。 | 1'b0 | RW |
相关信息
低延迟 E-Tile 40G 以太网控制和状态寄存器描述 描述低延迟 E-Tile 40G 以太网 IP 内核寄存器。
设计防爆amp接口信号
低延迟 E-Tile 40G 以太网测试台是独立的，不需要您驱动任何输入信号。
低延迟 E-Tile 40G 以太网硬件设计实例amp接口信号
| 信号 | 方向 | 评论 |
|
clk50 |
输入 |
该时钟由电路板振荡器驱动。
• 在Intel Stratix 50 板上以10 MHz 驱动。 • 在Intel Agilex 板上以100 MHz 驱动。 硬件设计前amp文件将该时钟路由到设备上 IOPLL 的输入，并将 IOPLL 配置为在内部驱动 100 MHz 时钟。 |
| 时钟参考 | 输入 | 以 156.25 MHz 驱动。 |
| 持续… | ||
| 信号 | 方向 | 评论 |
|
cpu_resetn |
输入 |
复位 IP 核。 低电平有效。 将全局硬复位 csr_reset_n 驱动到 IP 内核。 |
| tx_串行[3:0] | 输出 | 收发器 PHY 输出串行数据。 |
| rx_串行[3:0] | 输入 | 收发器 PHY 输入串行数据。 |
|
user_led[7:0] |
输出 |
状态信号。 硬件设计前ample 连接这些位以驱动目标板上的 LED。 各个位反映以下信号值和时钟行为：
• [0]：IP核的主复位信号 • [1]：clk_ref 的分割版本 • [2]：clk50的分频版 • [3]：100 MHz 状态时钟的分频版本 • [4]：tx_lanes_stable • [5]：rx_block_lock • [6]：rx_am_lock • [7]：rx_pcs_ready |
相关信息
接口和信号描述 提供低延迟 E-Tile 40G 以太网 IP 核信号及其所属接口的详细描述。
低延迟 E-Tile 40G 以太网英特尔 FPGA IP 档案
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
| 英特尔 Quartus Prime 版本 | IP核版本 | 用户指南 |
| 20.1 | 19.1.0 | 低延迟 E-Tile 40G 以太网设计实例amp用户指南 |
低延迟 E-tile 40G 以太网设计示例的文档修订历史amp用户指南
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| 2020.06.22 | 20.2 | 20.0.0 | 添加了对 Intel Agilex 设备的设备支持。 |
| 2020.04.13 | 20.1 | 19.1.0 | 初始版本。 |
英特尔公司。 版权所有。 英特尔、英特尔标识和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保证保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 除非英特尔明确书面同意，否则英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务。 建议英特尔客户在依赖任何已发布的信息以及为产品或服务下订单之前获取最新版本的设备规格。 其他名称和品牌可能是其他人的财产。
文件/资源
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英特尔低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计示例ample [pdf] 用户指南 低延迟 E-Tile 40G 以太网英特尔 FPGA IP 设计示例ample，低延迟，E-Tile 40G 以太网英特尔 FPGA IP 设计示例amp文件，英特尔 FPGA IP 设计 Example，IP设计Example |
