F-Tile Interlaken 英特尔 FPGA IP 设计实例ample
快速入门指南
F-Tile Interlaken 英特尔® FPGA IP 内核提供了一个仿真测试平台。 一个硬件设计examp支持编译和硬件测试的文件将在英特尔 Quartus® Prime 专业版软件版本 21.4 中提供。 当您生成设计前ampLE，参数编辑器自动创建 file它是模拟、编译和测试设计所必需的。
测试台和设计前ample 支持 F-tile 设备的 NRZ 和 PAM4 模式。 F-Tile Interlaken 英特尔 FPGA IP 核生成设计实例amp以下支持的通道数和数据速率组合的文件。
IP 支持的通道数和数据速率组合
Intel Quartus Prime Pro Edition 软件版本 21.3 支持以下组合。 Intel Quartus Prime Pro Edition 的未来版本将支持所有其他组合。
|
车道数 |
通道速率 (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | 是的 | – | 是的 | 是的 | – |
| 6 | – | – | – | 是的 | 是的 |
| 8 | – | – | 是的 | 是的 | – |
| 10 | – | – | 是的 | 是的 | – |
| 12 | – | 是的 | 是的 | 是的 | – |
图 1. Design Ex 的开发步骤ample
笔记： 硬件编译和测试将在英特尔 Quartus Prime 专业版软件版本 21.4 中提供。
F-Tile Interlaken Intel FPGA IP核设计实例amp乐支持以下功能：
- 内部 TX 到 RX 串行环回模式
- 自动生成固定大小的数据包
- 基本数据包检查功能
- 能够使用系统控制台重置设计以进行重新测试
图 2. 高级框图
相关信息
- F-Tile Interlaken Intel FPGA IP 用户指南
- F-Tile Interlaken 英特尔 FPGA IP 发行说明
硬件和软件要求
测试前任ample设计，使用以下硬件和软件：
- 英特尔 Quartus Prime 专业版软件版本 21.3
- 系统控制台
- 支持的模拟器：
- 新思科技* VCS*
- 新思科技 VCS MX
- Siemens* EDA ModelSim* SE 或 Questa*
笔记： 设计前的硬件支持amp文件将在英特尔 Quartus Prime 专业版软件版本 21.4 中提供。
生成设计
图 3. 程序
按照以下步骤生成设计前amp乐和测试台：
- 在 Intel Quartus Prime Pro Edition 软件中，点击 File ➤ New Project Wizard 创建一个新的 Intel Quartus Prime 工程，或者点击 File ➤ 打开项目以打开现有的 Intel Quartus Prime 项目。 该向导会提示您指定一个设备。
- 指定器件系列 Agilex 并为您的设计选择带有 F-Tile 的器件。
- 在 IP 目录中，找到并双击 F-Tile Interlaken Intel FPGA IP。 出现新 IP 变体窗口。
- 指定顶级名称为您的自定义 IP 变体。 参数编辑器将 IP 变体设置保存在 file 命名的.ip。
- 单击确定。 出现参数编辑器。
图 4. 前ample 设计选项卡
6. 在 IP 选项卡上，为您的 IP 核变体指定参数。
7.关于前任amp在 Design 选项卡中，选择 Simulation 选项以生成测试台。
注意：合成选项适用于硬件 example 设计，将在 Intel Quartus Prime Pro Edition 软件版本 21.4 中提供。
8. 对于生成的 HDL 格式，Verilog 和 VHDL 选项均可用。
9.点击生成Examp乐设计。 选择前任amp出现 le Design Directory 窗口。
10.如果要修改设计前amp默认显示的文件目录路径或名称 (ilk_f_0_example_design), 浏览到新路径并输入新设计 examp目录名。
11。 单击“确定”。
笔记： 在 F-Tile Interlaken Intel FPGA IP design examp文件中，SystemPLL 自动实例化，并连接到 F-Tile Interlaken Intel FPGA IP 核。 design ex中的SystemPLL层级路径amp是：
example_design.test_env_inst.test_dut.dut.pll
design ex中的SystemPLLample 与收发器共享相同的 156.26 MHz 参考时钟。
目录结构
F-Tile Interlaken 英特尔 FPGA IP 内核生成以下内容 files 为设计前amp乐：
图 5. 目录结构
表 2. 硬件设计实例ample File 描述
这些 files在ample_installation_dir>/ilk_f_0_example_design 目录。
| File 名字 | 描述 |
| example_design.qpf | 英特尔 Quartus Prime 项目 file. |
| example_design.qsf | 英特尔 Quartus Prime 工程设置 file |
| example_design.sdc jtag_timing_template.sdc | Synopsys 设计约束 file. 您可以复制和修改自己的设计。 |
| sysconsole_testbench.tcl | 主要的 file 用于访问系统控制台 |
笔记： 设计前的硬件支持amp文件将在英特尔 Quartus Prime 专业版软件版本 21.4 中提供。
表 3. 测试平台 File 描述
这 file 在里面ample_installation_dir>/ilk_f_0_example_design/前ample_design/rtl 目录。
| File 姓名 | 描述 |
| 顶部_tb.sv | 顶层测试平台 file. |
表 4. 测试平台脚本
这些 files在ample_installation_dir>/ilk_f_0_example_design/前ample_design/testbench 目录
| File 姓名 | 描述 |
| 运行_vcs.sh | 用于运行测试平台的 Synopsys VCS 脚本。 |
| 运行_vcsmx.sh | 用于运行测试平台的 Synopsys VCS MX 脚本。 |
| 运行导师.tcl | 用于运行测试平台的 Siemens EDA ModelSim SE 或 Questa 脚本。 |
模拟设计实例amp测试平台
图 6. 程序
按照以下步骤模拟测试台：
- 在命令提示符下，切换到测试台仿真目录。 目录路径为ample_installation_dir>/example_design/测试台。
- 为您选择的支持的模拟器运行模拟脚本。 该脚本在模拟器中编译并运行测试平台。 您的脚本应在模拟完成后检查 SOP 和 EOP 计数是否匹配。
表 5. 运行仿真的步骤
| 模拟器 | 指示 |
|
版本控制系统 |
在命令行中，键入：
sh run_vcs.sh |
|
风控系统MX |
在命令行中，键入：
sh run_vcsmx.sh |
|
ModelSim SE 或 Questa |
在命令行中，键入：
vsim -do run_mentor.tcl 如果您更喜欢在不启动 ModelSim GUI 的情况下进行仿真，请键入：
vsim -c -do run_mentor.tcl |
3. 分析结果。 模拟成功发送和接收数据包，并显示“Test PASSED”。
设计前的测试平台ample 完成以下任务：
- 实例化 F-Tile Interlaken 英特尔 FPGA IP 核。
- 打印 PHY 状态。
- 检查元帧同步 (SYNC_LOCK) 和字（块）边界 (WORD_LOCK)。
- 等待各个通道被锁定和对齐。
- 开始传输数据包。
- 检查数据包统计信息：
- CRC24 错误
- 标准操作程序
- 紧急行动计划
以下ample 输出说明了一次成功的模拟测试运行：
编译设计实例ample
- 确保前任ample 设计生成完成。
- 在英特尔 Quartus Prime 专业版软件中，打开英特尔 Quartus Prime 工程ample_installation_dir>/example_design.qpf>。
- 在处理菜单上，单击开始编译。
设计防爆amp文件说明
设计前amp文件演示了 Interlaken IP 核的功能。
设计防爆amp组件
前任ample design 连接系统和 PLL 参考时钟以及所需的设计组件。 前任amp设计将 IP 内核配置为内部环回模式，并在 IP 内核 TX 用户数据传输接口上生成数据包。 IP 内核通过收发器在内部环回路径上发送这些数据包。
IP核接收端在环回路径上收到报文后，对Interlaken报文进行处理，并在RX用户数据传输接口上传输。 前任amp设计检查接收到的数据包和传输的数据包是否匹配。
F-Tile Interlaken 英特尔 IP 设计实例amp文件包含以下组件：
- F-Tile Interlaken Intel FPGA IP核
- 数据包生成器和数据包检查器
- F-Tile 参考和系统 PLL 时钟 Intel FPGA IP 核
接口信号
表 6. 设计实例amp接口信号
| 端口名称 | 方向 | 宽度（位） | 描述 |
|
管理时钟 |
输入 |
1 |
系统时钟输入。 时钟频率必须为 100 MHz。 |
|
锁相环参考时钟 |
输入 |
1 |
收发器参考时钟。 驱动 RX CDR PLL。 |
| 接收端 | 输入 | 车道数 | 接收器 SERDES 数据引脚。 |
| tx_pin | 输出 | 车道数 | 发送 SERDES 数据引脚。 |
| rx_pin_n（1) | 输入 | 车道数 | 接收器 SERDES 数据引脚。 |
| tx_pin_n（1) | 输出 | 车道数 | 发送 SERDES 数据引脚。 |
|
mac_clk_pll_ref |
输入 |
1 |
该信号必须由 PLL 驱动，并且必须使用与驱动 pll_ref_clk 相同的时钟源。
此信号仅在 PAM4 模式设备变体中可用。 |
| usr_pb_reset_n | 输入 | 1 | 系统重置。 |
(1) 仅适用于 PAM4 变体。
英特尔公司。 版权所有。 英特尔、英特尔标识和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔保证其 FPGA 和半导体产品的性能符合英特尔的标准保证，符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 除非英特尔明确书面同意，否则英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务。 建议英特尔客户在依赖任何已发布的信息以及下订单购买产品或服务之前获取最新版本的设备规格。
*其他名称和品牌可能是其他所有者的财产。
注册地图
笔记：
- 设计防爆ample 寄存器地址以 0x20** 开头，而 Interlaken IP 内核寄存器地址以 0x10** 开头。
- F-tile PHY 寄存器地址以 0x30** 开头，而 F-tile FEC 寄存器地址以 0x40** 开头。 FEC 寄存器仅在 PAM4 模式下可用。
- 访问代码：RO—只读，RW—读/写。
- 系统控制台读取设计前ample 在屏幕上注册并报告测试状态。
表 7. 设计实例amp寄存器映射
| 抵消 | 姓名 | 使用权 | 描述 |
| 8 时 00 分 | 预订的 | ||
| 8 时 01 分 | 预订的 | ||
|
8 时 02 分 |
系统 PLL 复位 |
RO |
以下位指示系统 PLL 复位请求和启用值：
• 位 [0] – sys_pll_rst_req • 位 [1] – sys_pll_rst_en |
| 8 时 03 分 | RX 通道对齐 | RO | 指示 RX 通道对齐。 |
|
8 时 04 分 |
WORD锁定 |
RO |
[NUM_LANES–1:0] – 字（块）边界标识。 |
| 8 时 05 分 | 同步锁定 | RO | [NUM_LANES–1:0] – 元帧同步。 |
| 8'h06 – 8'h09 | CRC32 错误计数 | RO | 指示 CRC32 错误计数。 |
| 8'h0A | CRC24 错误计数 | RO | 指示 CRC24 错误计数。 |
|
8'h0B |
上溢/下溢信号 |
RO |
以下位表示：
• Bit [3] – TX 下溢信号 • Bit [2] – TX 溢出信号 • Bit [1] – RX 溢出信号 |
| 8'h0C | SOP 计数 | RO | 表示 SOP 的数量。 |
| 8'h0D | EOP 计数 | RO | 表示 EOP 的数量 |
|
8'h0E |
错误计数 |
RO |
指示以下错误的数量：
• 车道对齐丢失 • 非法控制字 • 非法框架模式 • 缺少 SOP 或 EOP 指示器 |
| 8'h0F | 发送数据_mm_clk | RW | 将 1 写入位 [0] 以启用发生器信号。 |
|
8 时 10 分 |
检查器错误 |
指示检查器错误。 （SOP数据错误、通道号错误、PLD数据错误） | |
| 8 时 11 分 | 系统锁相环锁 | RO | 位 [0] 表示 PLL 锁定指示。 |
|
8 时 14 分 |
TX SOP 计数 |
RO |
指示数据包生成器生成的 SOP 数。 |
|
8 时 15 分 |
TX EOP 计数 |
RO |
指示数据包生成器生成的 EOP 数。 |
| 8 时 16 分 | 连续包 | RW | 向位 [1] 写入 0 以启用连续数据包。 |
| 持续… | |||
| 抵消 | 姓名 | 使用权 | 描述 |
| 8 时 39 分 | ECC 错误计数 | RO | 指示 ECC 错误数。 |
| 8 时 40 分 | ECC 纠正的错误计数 | RO | 表示纠正的 ECC 错误数。 |
| 8 时 50 分 | tile_tx_rst_n | WO | Tile 重置为 TX 的 SRC。 |
| 8 时 51 分 | tile_rx_rst_n | WO | 瓦片重置为 RX 的 SRC。 |
| 8 时 52 分 | tile_tx_rst_ack_n | RO | 来自 SRC 的 Tile 复位确认用于 TX。 |
| 8 时 53 分 | tile_rx_rst_ack_n | RO | 来自 SRC 的 RX 块复位确认。 |
重置
在 F-Tile Interlaken Intel FPGA IP 核中，您启动复位 (reset_n=0) 并保持直到 IP 核返回复位确认 (reset_ack_n=0)。 复位移除后（reset_n=1），复位确认返回到初始状态
(reset_ack_n=1)。 在设计前amp文件中，rst_ack_sticky 寄存器保存复位确认断言，然后触发复位的移除 (reset_n=1)。 您可以使用适合您的设计需要的替代方法。
重要的： 在任何需要内部串行环回的场景下，都必须按照特定的顺序分别释放F-tile的TX和RX。 有关详细信息，请参阅系统控制台脚本。
图 7.NRZ 模式下的复位序列
图 8.PAM4 模式下的复位序列
F-Tile Interlaken 英特尔 FPGA IP 设计实例amp用户指南档案
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
| 英特尔 Quartus Prime 版本 | IP核版本 | 用户指南 |
| 21.2 | 2.0.0 | F-Tile Interlaken 英特尔 FPGA IP 设计实例amp用户指南 |
F-Tile Interlaken 英特尔 FPGA IP 设计示例的文档修订历史amp用户指南
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| 2021.10.04 | 21.3 | 3.0.0 | • 添加了对新车道速率组合的支持。 有关详细信息，请参阅 表：IP 支持的通道数和数据速率组合.
• 更新了部分支持的模拟器列表： 硬件和软件要求. • 在以下部分添加了新的复位寄存器： 注册地图. |
| 2021.06.21 | 21.2 | 2.0.0 | 初始版本。 |
文件/资源
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