F Tile Serial Lite IV Intel FPGA IP 用户指南

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1 F Tile Serial Lite IV 英特尔 FPGA IP

2 文件/资源

2.1 参考

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F Tile Serial Lite IV 英特尔 FPGA IP

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F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南
针对英特尔® Quartus® Prime 设计套件更新：22.1 IP 版本：5.0.0

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UG-20324

编号：683074 版本：2022.04.28

内容
内容
1. 关于 F-Tile Serial Lite IV Intel® FPGA IP 用户指南………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………。 6 2.1。发布信息…………………………………………………………………………..7 2.2. 支持的功能………………………………………………………………………….. 7 2.3. IP版本支持等级……………………………………………………………………..8 2.4. 设备速度等级支持………………………………………………………………..8 2.5。资源利用率和延迟……………………………………………………………………9 2.6．带宽效率…………………………………………………………………………. 9
3. 入门……………………………………………………………………………………。 11 3.1。安装和许可 Intel FPGA IP 核………………………………………………………… 11 3.1.1．英特尔 FPGA IP 评估模式……………………………………………………。 11 3.2。指定 IP 参数和选项………………………………………………………… 14 3.3．生成的 File 结构………………………………………………………………………… 14 3.4．模拟 Intel FPGA IP 核………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………16 3.4.1．仿真和验证设计……………………………………………….. 17 3.5．在其他 EDA 工具中综合 IP 核……………………………………………………. 17 3.6。编译完整设计……………………………………………………………………..18
四、功能说明……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………4 19． TX 数据路径……………………………………………………………………………………..4.1 20. TX MAC 适配器…………………………………………………………………….. 4.1.1 21. 控制字（CW）插入……………………………………………………………… 4.1.2 23． TX CRC……………………………………………………………………………………4.1.3 28. TX MII 编码器………………………………………………………………………….4.1.4 29. TX PCS和PMA…………………………………………………………………….. 4.1.5 30. RX数据路径………………………………………………………………………………。 4.2 30。 RX PCS 和 PMA…………………………………………………………………….. 4.2.1 31. RX MII 解码器……………………………………………………………………………… 4.2.2 31. RX CRC……………………………………………………………………………….. 4.2.3 31. RX Deskew……………………………………………………………………………….4.2.4 32. RX CW 移除………………………………………………………………………………4.2.5 35. F-Tile Serial Lite IV 英特尔 FPGA IP 时钟架构…………………………………………。 4.3 36。复位和链接初始化……………………………………………………………………..4.4 37. TX复位和初始化序列………………………………………………。 4.4.1 38。 RX 复位和初始化序列………………………………………………。 4.4.2 39。链路速率和带宽效率计算……………………………………………….. 4.5
5.参数……………………………………………………………………………………。 42
6. F-Tile Serial Lite IV Intel FPGA IP接口信号……………………………………………….. 44 6.1. 时钟信号…………………………………………………………………………………….44 6.2．复位信号…………………………………………………………………………………… 44 6.3． MAC 信号…………………………………………………………………………………….. 45 6.4. 收发器重配置信号……………………………………………………………… 48 6.5． PMA信号……………………………………………………………………………….. 49

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 2

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内容
7. 使用 F-Tile Serial Lite IV Intel FPGA IP 进行设计…………………………………………………… 51 7.1. 重置指南……………………………………………………………………………….. 51 7.2. 错误处理指南……………………………………………………………………..51
8. F-Tile Serial Lite IV 英特尔 FPGA IP 用户指南存档…………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP 用户指南的文档修订历史…………53

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683074 | 2022.04.28 反馈意见

1. 关于 F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南

本文档描述了 IP 特性、架构描述、生成步骤以及使用英特尔 AgilexTM 设备中的 F-tile 收发器设计 F-Tile Serial Lite IV 英特尔® FPGA IP 的指南。

目标读者

本文档适用于以下用户：
· 设计架构师在系统级设计规划阶段进行IP选择
· 硬件设计人员在将 IP 集成到他们的系统级设计中时
· 系统级仿真和硬件验证阶段的验证工程师

相关文件

参考

F-Tile Serial Lite IV 英特尔 FPGA IP 设计实例amp用户指南

英特尔 Agilex 设备数据表

描述
本文档提供了 F-Tile Serial Lite IV Intel FPGA IP design ex 的生成、使用指南和功能描述ampIntel Agilex 设备中的文件。
本文档描述了 Intel Agilex 设备的电气特性、开关特性、配置规范和时序。

表 2.
CW RS-FEC PMA TX RX PAM4 NRZ

首字母缩略词和词汇表首字母缩略词列表
缩写

扩展控制字 Reed-Solomon 前向纠错物理介质附件发送器接收器脉冲-Amplitude 调制 4 级不归零

持续…

英特尔公司。版权所有。英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务，除非英特尔明确书面同意。建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。

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1. 关于 F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 683074 | 2022.04.28

PCS MII XGMII

缩写

扩展物理编码子层媒体独立接口10G媒体独立接口

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F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 5

683074 | 2022.04.28 反馈意见

2. F-Tile Serial Lite IV Intel FPGA IP Overview

图 1.

F-Tile Serial Lite IV 英特尔 FPGA IP 适用于芯片到芯片、板到板和背板应用的高带宽数据通信。

F-Tile Serial Lite IV 英特尔 FPGA IP 结合了媒体访问控制 (MAC)、物理编码子层 (PCS) 和物理媒体附件 (PMA) 块。该 IP 支持每条通道高达 56 Gbps 的数据传输速度，最多四个 PAM4 通道或每条通道 28 Gbps，最多 16 个 NRZ 通道。该 IP 提供高带宽、低开销帧、低 I/O 数量，并支持通道数量和速度方面的高可扩展性。该 IP 还可以通过 F-tile 收发器的以太网 PCS 模式支持广泛的数据速率，从而轻松重新配置。

该IP支持两种传输方式：
· 基本模式——这是一种纯流模式，发送数据时没有包开始、空循环和包尾，以增加带宽。 IP 将第一个有效数据作为突发的开始。
· 完整模式——这是一种数据包传输模式。在这种模式下，IP 在数据包的开始和结束处发送突发和同步周期作为定界符。

F-Tile Serial Lite IV 高级框图

Avalon 流接口 TX

F-Tile Serial Lite IV 英特尔 FPGA IP
MAC发送
发送 USRIF_CTRL

64*n 通道位（NRZ 模式）/ 2*n 通道位（PAM4 模式）

发送MAC

适配器插入

MII编码

定制PCS

发送个数

TX信息产业部

EMIB 编码加扰器 FEC

TX PMA

n 通道位（PAM4 模式）/ n 通道位（NRZ 模式）
TX 串行接口

Avalon 流接口 RX
64*n 通道位（NRZ 模式）/ 2*n 通道位（PAM4 模式）

接收个数

连续波RMV

校正倾斜

信息产业部

& 对齐解码

接收信息部

电磁干扰

解码块同步和 FEC 解扰器

接收PMA

企业社会责任

2n 通道位（PAM4 模式）/ n 通道位（NRZ 模式）RX 串行接口
Avalon 内存映射接口寄存器配置

传奇

软逻辑

硬逻辑

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

您可以生成 F-Tile Serial Lite IV Intel FPGA IP design examp文件以了解有关 IP 功能的更多信息。参考 F-Tile Serial Lite IV Intel FPGA IP Design Examp用户指南。
相关信息 · 第 19 页的功能描述 · F-Tile Serial Lite IV Intel FPGA IP Design Examp用户指南

2.1. 发布信息

Intel FPGA IP 版本匹配 Intel Quartus® Prime Design Suite 软件版本直到 v19.1。从英特尔 Quartus Prime 设计套件软件版本 19.2 开始，英特尔 FPGA IP 具有新的版本控制方案。

英特尔 FPGA IP 版本 (XYZ) 编号可以随每个英特尔 Quartus Prime 软件版本而变化。一个变化：

· X 表示 IP 的重大修订。如果更新 Intel Quartus Prime 软件，则必须重新生成 IP。
· Y 表示该 IP 包含新功能。重新生成您的 IP 以包含这些新功能。
· Z 表示IP 包含微小的变化。重新生成您的 IP 以包含这些更改。

表 3.

F-Tile Serial Lite IV 英特尔 FPGA IP 发布信息

项目 IP 版本 Intel Quartus Prime 版本发布日期订购代码

5.0.0 22.1 2022.04.28 IP-SLITE4F

描述

2.2。支持的功能
下表列出了 F-Tile Serial Lite IV Intel FPGA IP 中可用的特性：

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

表 4.

F-Tile Serial Lite IV 英特尔 FPGA IP 特性

特征

描述

数据传输

· 对于 PAM4 模式：
— FHT 仅支持每条通道 56.1、58 和 116 Gbps，最多 4 条通道。
— FGT 支持每条通道高达 58 Gbps，最多 12 条通道。
有关 PAM18 模式支持的收发器数据速率的更多详细信息，请参阅第 42 页上的表 4。
· 对于 NRZ 模式：
— FHT 仅支持每条通道 28.05 和 58 Gbps，最多 4 条通道。
— FGT 支持每条通道高达 28.05 Gbps，最多 16 条通道。
有关 NRZ 模式支持的收发器数据速率的更多详细信息，请参阅第 18 页上的表 42。
· 支持连续流式传输（基本）或数据包（完整）模式。
· 支持低开销帧数据包。
· 支持每个突发大小的字节粒度传输。
· 支持用户启动或自动车道对齐。
· 支持可编程对齐周期。

件

· 使用与 Intel Agilex F-tile 收发器接口的硬 IP 逻辑，以减少软逻辑资源。
· 支持4GBASE-KP100规范的PAM4调制模式。在此调制模式下，RS-FEC 始终启用。
· 通过可选的 RS-FEC 调制模式支持 NRZ。
·支持64b/66b编码解码。

错误检测和处理

· 支持对 TX 和 RX 数据路径进行 CRC 错误检查。 · 支持RX链接错误检查。 · 支持RX PCS 错误检测。

接口

· 仅支持具有独立链路的全双工数据包传输。
· 使用点对点互连到多个具有低传输延迟的 FPGA 设备。
·支持用户自定义命令。

2.3. IP版本支持等级

F-Tile Serial Lite IV 英特尔 FPGA IP 的英特尔 Quartus Prime 软件和英特尔 FPGA 设备支持如下：

表 5.

IP 版本和支持级别

英特尔 Quartus Prime 22.1

设备 Intel Agilex F-tile 收发器

IP版仿真编译硬件设计

5.0.0

2.4. 设备速度等级支持
F-Tile Serial Lite IV 英特尔 FPGA IP 支持英特尔 Agilex F-tile 设备的以下速度等级： · 收发器速度等级：-1、-2 和 -3 · 内核速度等级：-1、-2 和 - 3个

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

相关信息
Intel Agilex Device Data Sheet 有关 Intel Agilex F-tile 收发器中支持的数据速率的更多信息。

2.5. 资源利用率和延迟

F-Tile Serial Lite IV Intel FPGA IP 的资源和延迟是从 Intel Quartus Prime Pro Edition 软件版本 22.1 获得的。

表 6.

英特尔 Agilex F-Tile Serial Lite IV 英特尔 FPGA IP 资源利用
延迟测量基于从 TX 核心输入到 RX 核心输出的往返延迟。

收发器类型

变体

数据通道数模式 RS-FEC ALM

延迟（TX 核心时钟周期）

胎心率

28.05 Gbps 非归零区 16

基本残疾人 21,691 65

完全残疾 22,135 65

基本启用 21,915 189

完全启用 22,452 189

58 Gbps PAM4 12

基本启用 28,206 146

完全启用 30,360 146

肝硬化

58 Gbps 非归零区

基本启用 15,793 146

完全启用 16,624 146

58 Gbps PAM4 4

基本启用 15,771 154

完全启用 16,611 154

116 Gbps PAM4 4

基本启用 21,605 128

完全启用 23,148 128

2.6. 带宽效率

表 7.

带宽效率

变量收发器模式

PAM4

流媒体模式 RS-FEC

完全启用

基本启用

以 Gbps 为单位的串行接口比特率 (RAW_RATE)
字数传输的突发大小 (BURST_SIZE) (1)
时钟周期中的对齐周期 (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

设置

非归零码

满的

已禁用

已启用

28.0

2,048

4,096

基本残疾人 28.0

已启用 28.0

4,194,304

4,096

4,096 继续……

(1) Basic模式的BURST_SIZE接近于无穷大，因此使用了很大的数字。

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

变量

设置

64/66b 编码

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

字数中突发大小的开销 (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

时钟周期中的对齐标记周期 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

对齐标记宽度为 5

时钟周期

(ALIGN_MARKER_WIDTH)

带宽效率 (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

有效速率 (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

最大用户时钟频率 (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

相关信息链接速率和带宽效率计算第 40 页

(2) 在 Full 模式下，BURST_SIZE_OVHD 大小包括数据流中的 START/END 成对控制字。
(3) 对于 Basic 模式，BURST_SIZE_OVHD 为 0，因为流式传输期间没有 START/END。
(4) 带宽效率计算参考Link Rate and Bandwidth Efficiency Calculation。
(5) 有效速率计算参考链路速率和带宽效率计算。
(6) 最大用户时钟频率计算参考链路速率和带宽效率计算。

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683074 | 2022.04.28 反馈意见

3. 入门

3.1. 安装和许可 Intel FPGA IP 核

英特尔 Quartus Prime 软件安装包括英特尔 FPGA IP 库。该库提供了许多有用的 IP 核供您的生产使用，无需额外的许可证。一些英特尔 FPGA IP 核需要购买单独的许可才能用于生产。英特尔 FPGA IP 评估模式允许您在决定购买完整的生产 IP 核许可证之前，在仿真和硬件中评估这些许可的英特尔 FPGA IP 核。在完成硬件测试并准备好在生产中使用 IP 后，您只需为许可的英特尔 IP 核购买完整的生产许可证。

Intel Quartus Prime 软件默认在以下位置安装 IP 内核：

图 2.

IP核安装路径
intelFPGA(_pro) quartus——包含英特尔 Quartus Prime 软件 ip——包含英特尔 FPGA IP 库和第三方 IP 内核 altera——包含英特尔 FPGA IP 库源代码– 包含英特尔 FPGA IP 源 files

表 8.

IP核安装位置

地点

软件

:intelFPGA_proquartusipaltera

英特尔 Quartus Prime 专业版

:/intelFPGA_pro/quartus/ip/altera 英特尔 Quartus Prime 专业版

平台 Windows* Linux*

笔记：

Intel Quartus Prime 软件不支持安装路径中的空格。

3.1.1. 英特尔 FPGA IP 评估模式
免费的英特尔 FPGA IP 评估模式允许您在购买前在仿真和硬件中评估许可的英特尔 FPGA IP 核。英特尔 FPGA IP 评估模式支持以下评估，无需额外许可：
· 在您的系统中模拟许可的英特尔 FPGA IP 内核的行为。 · 快速轻松地验证 IP 核的功能、大小和速度。 · 生成限时设备编程 files 用于包含 IP 核的设计。 · 使用您的 IP 内核对设备进行编程并在硬件中验证您的设计。

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3. 入门
683074 | 2022.04.28
英特尔 FPGA IP 评估模式支持以下操作模式：
· Tethered——允许在您的电路板和主机之间建立连接，无限期地运行包含许可的英特尔 FPGA IP 的设计。系留模式需要串行联合测试行动组（JTAG） J之间连接的电缆TAG 主板和主机上的端口，主机在硬件评估期间运行 Intel Quartus Prime Programmer。 Programmer 只需要最低限度安装 Intel Quartus Prime 软件，不需要 Intel Quartus Prime 许可证。主机通过 J 向设备发送周期信号来控制评估时间TAG 港口。如果设计中所有获得许可的 IP 核都支持 tethered 模式，则评估时间一直持续到任何 IP 核评估到期为止。如果所有 IP 核都支持无限评估时间，则器件不会超时。
· Untethered——允许在有限的时间内运行包含许可 IP 的设计。如果器件与运行 Intel Quartus Prime 软件的主机计算机断开连接，IP 内核将恢复为不受限制模式。如果设计中的任何其他许可 IP 核不支持 tethered 模式，IP 核也会恢复到 untethered 模式。
当设计中任何已获许可的英特尔 FPGA IP 的评估时间到期时，设计将停止运行。当设计中的任何 IP 内核超时时，所有使用 Intel FPGA IP 评估模式的 IP 内核都会同时超时。当评估时间到期时，您必须在继续硬件验证之前重新编程 FPGA 设备。要扩展 IP 核在生产中的使用，请为 IP 核购买完整的生产许可证。
您必须购买许可证并生成完整的生产许可证密钥，然后才能生成不受限制的设备编程 file. 在英特尔 FPGA IP 评估模式期间，编译器仅生成限时的器件编程 file ( _time_limited.sof) 在时间限制时到期。

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3. 入门 683074 | 2022.04.28

图 3.

英特尔 FPGA IP 评估模式流程
使用英特尔 FPGA IP 库安装英特尔 Quartus Prime 软件

参数化和实例化已获许可的英特尔 FPGA IP 核

在支持的模拟器中验证 IP

在英特尔 Quartus Prime 软件中编译设计

生成限时设备编程 File

对英特尔 FPGA 设备进行编程并验证电路板上的操作
没有准备好用于生产的 IP？
是购买完整的产品
知识产权许可

笔记：

在商业产品中包含许可 IP
有关参数化步骤和实现细节，请参阅每个 IP 核的用户指南。
英特尔按每个席位永久授予 IP 核许可。许可费包括第一年的维护和支持。您必须续订维护合同才能在第一年之后获得更新、错误修复和技术支持。在生成编程之前，您必须为需要生产许可证的英特尔 FPGA IP 内核购买完整的生产许可证 file您可以无限期使用。在英特尔 FPGA IP 评估模式期间，编译器仅生成限时的器件编程 file ( _time_limited.sof) 在时间限制时到期。要获取生产许可证密钥，请访问英特尔 FPGA 自助服务许可中心。
英特尔 FPGA 软件许可协议管理许可 IP 核、英特尔 Quartus Prime 设计软件和所有未许可 IP 核的安装和使用。

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3. 入门 683074 | 2022.04.28
相关资料 · Intel FPGA 许可支持中心 · Intel FPGA 软件安装和许可介绍
3.2. 指定 IP 参数和选项
IP 参数编辑器允许您快速配置您的自定义 IP 变体。使用以下步骤在 Intel Quartus Prime Pro Edition 软件中指定 IP 选项和参数。
1. 如果您还没有集成 F-Tile Serial Lite IV Intel FPGA IP 的 Intel Quartus Prime Pro Edition 项目，则必须创建一个。一个。在英特尔 Quartus Prime 专业版中，点击 File New Project Wizard 创建一个新的 Quartus Prime 工程，或者 File Open Project 打开现有的 Quartus Prime 工程。该向导会提示您指定一个设备。 b. 指定设备系列 Intel Agilex 并选择满足 IP 速度等级要求的生产 F-tile 设备。 C。单击完成。
2. 在 IP 目录中，找到并选择 F-Tile Serial Lite IV Intel FPGA IP。出现“新 IP 变体”窗口。
3. 为您的新自定义 IP 变体指定一个顶级名称。参数编辑器将 IP 变体设置保存在 file 命名的.ip。
4. 单击确定。出现参数编辑器。 5. 为您的 IP 变体指定参数。请参阅参数部分
有关 F-Tile Serial Lite IV Intel FPGA IP 参数的信息。 6. 可选地，生成仿真测试平台或编译和硬件设计
example，按照 Design Ex 中的说明进行操作amp用户指南。 7. 单击生成 HDL。出现生成对话框。 8.指定输出 file 生成选项，然后单击生成。 IP变体
file根据您的规格生成。 9. 单击完成。参数编辑器添加顶级.ip file 到当前
自动投影。如果系统提示您手动添加 .ip file 到项目，单击项目添加/删除 Files 在项目中添加 file. 10. 生成并实例化您的 IP 变体后，进行适当的引脚分配以连接端口并设置任何适当的每个实例 RTL 参数。
相关信息第 42 页的参数
3.3. 生成的 File 结构
英特尔 Quartus Prime 专业版软件生成以下 IP 输出 file 结构。
有关的信息 file 设计前的结构ample，参考F-Tile Serial Lite IV Intel FPGA IP Design Examp用户指南。

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3. 入门 683074 | 2022.04.28

图 4. 生成的 F-Tile Serial Lite IV Intel FPGA IP Files
.ip – IP 集成 file

IP变体 files

_ IP变体 files

examp乐设计

.cmp——VHDL 组件声明 file _bb.v – Verilog HDL 黑盒 EDA 综合 file _inst.v 和 .vhd – Samp实例化模板.xml- XML 报告 file

ExampIP 核设计前的位置ample file秒。默认位置是 example_design，但系统会提示您指定不同的路径。

.qgsimc – 列出模拟参数以支持增量再生.qgsynthc – 列出支持增量再生的综合参数

.qip – 列出 IP 合成 files

_generation.rpt- IP生成报告

.sopcinfo- 软件工具链集成 file .html- 连接和内存映射数据

.csv——引脚分配 file

.spd – 结合单独的模拟脚本

模拟仿真 files

合成器 IP 合成 files

.v 顶层模拟 file

.v 顶层 IP 综合 file

模拟器脚本

子核心库

合成器
亚核综合 files

模拟
子核模拟 files

表 9.

F-Tile Serial Lite IV Intel FPGA IP 生成 Files

File 姓名

描述

.ip

Platform Designer 系统或顶级 IP 变体 file. 是您为 IP 变体指定的名称。

.cmp文件

VHDL 组件声明 (.cmp) file 是文本 file 包含可在 VHDL 设计中使用的本地通用和端口定义 files.

.html

包含连接信息的报告、显示每个从站相对于其连接的每个主站的地址的内存映射以及参数分配。

_generation.rpt

IP 或 Platform Designer 生成日志 file. IP 生成期间的消息摘要。

.qgsimc

列出模拟参数以支持增量再生。

.qg合成器

列出支持增量再生的综合参数。

.qip

包含有关 IP 组件的所有必需信息，以便在 Intel Quartus Prime 软件中集成和编译 IP 组件。
持续…

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3. 入门 683074 | 2022.04.28

File 姓名.sopcinfo
.csv .spd _bb.v _inst.v 或 _inst.vhd .regmap
.svd
.v 或.vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

描述
描述 Platform Designer 系统中的连接和 IP 组件参数化。开发IP组件的软件驱动时，可以解析其内容得到需求。 Nios® II 工具链等下游工具使用此 file. .sopcinfo file 和 system.h file 为 Nios II 工具链生成的地址映射信息包括每个从设备相对于访问从设备的每个主设备的地址映射信息。不同的主机可能有不同的地址映射来访问特定的从属组件。
包含有关 IP 组件升级状态的信息。
所需输入 file 用于 ip-make-simscript 为支持的模拟器生成模拟脚本。 .spd file 包含一个列表 file它是为模拟而生成的，以及有关您可以初始化的内存的信息。
您可以使用 Verilog 黑盒 (_bb.v) file 作为用作黑盒的空模块声明。
高密度脂蛋白前ample实例化模板。您可以复制并粘贴此内容 file 进入你的 HDL file 实例化 IP 变化。
如果IP包含注册信息，.regmap file 产生。 .regmap file 描述了主从接口的寄存器映射信息。这个 file 补充.sopcinfo file 通过提供有关系统的更详细的注册信息。这使寄存器显示 views 和系统控制台中的用户可自定义统计信息。
允许硬处理器系统 (HPS) 系统调试工具 view Platform Designer 系统中连接到 HPS 的外围设备的寄存器映射。在综合过程中，.svd file系统控制台主机可见的从接口的 s 存储在 .sof 中 file 在调试部分。 System Console 读取此部分，Platform Designer 可以查询寄存器映射信息。对于系统从站，Platform Designer 可以通过名称访问寄存器。
高密度脂蛋白 files 实例化每个子模块或子 IP 以进行综合或仿真。
包含 ModelSim*/QuestaSim* 脚本 msim_setup.tcl 以设置和运行模拟。
包含一个 shell 脚本 vcs_setup.sh，用于设置和运行 VCS* 模拟。包含 shell 脚本 vcsmx_setup.sh 和 synopsys_sim.setup file 设置和运行 VCS MX 模拟。
包含 shell 脚本 xcelium_setup.sh 和其他设置 files 设置和运行 Xcelium* 模拟。
包含高密度脂蛋白 files 用于 IP 子模块。
对于每个生成的子 IP 目录，Platform Designer 生成 synth/ 和 sim/ 子目录。

3.4. 模拟英特尔 FPGA IP 核
Intel Quartus Prime 软件支持特定 EDA 仿真器中的 IP 内核 RTL 仿真。 IP 生成可选择创建模拟 files，包括功能仿真模型、任何测试台（或 example design），以及针对每个 IP 核的特定于供应商的模拟器设置脚本。您可以使用功能仿真模型和任何测试台或前amp用于仿真的设计。 IP 生成输出还可能包括用于编译和运行任何测试平台的脚本。这些脚本列出了您仿真 IP 核所需的所有模型或库。

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 16

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3. 入门 683074 | 2022.04.28

英特尔 Quartus Prime 软件提供与许多仿真器的集成并支持多种仿真流程，包括您自己的脚本和自定义仿真流程。无论您选择哪种流程，IP 核仿真都涉及以下步骤：
1.生成IP HDL、testbench（或example design) 和模拟器设置脚本 files.
2. 设置您的模拟器环境和任何模拟脚本。
3.编译仿真模型库。
4. 运行你的模拟器。

3.4.1. 仿真和验证设计

默认情况下，参数编辑器生成特定于模拟器的脚本，其中包含用于编译、阐述和模拟英特尔 FPGA IP 模型和模拟模型库的命令 file秒。您可以将命令复制到您的模拟测试台脚本中，或编辑这些 files 添加用于编译、详细说明和仿真您的设计和测试平台的命令。

表 10. Intel FPGA IP 核仿真脚本

模拟器

File 目录

模型模拟

_sim/导师

问题模拟

版本控制系统

_sim/新思科技/vcs

风控系统MX

_sim/新思科技/vcsmx

西利姆

_sim/xcelium

脚本 msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. 在其他 EDA 工具中综合 IP 核
或者，使用另一个受支持的 EDA 工具来综合包含英特尔 FPGA IP 核的设计。生成 IP 核综合时 file为了与第三方 EDA 综合工具一起使用，您可以创建面积和时序估计网表。要启用生成，请在自定义您的 IP 变体时打开为第三方 EDA 综合工具创建时序和资源估计。
面积和时序估计网表描述了 IP 核连接和架构，但不包括有关真实功能的详细信息。此信息使某些第三方综合工具能够更好地报告面积和时序估计。此外，综合工具可以使用时序信息来实现时序驱动的优化并提高结果质量。
英特尔 Quartus Prime 软件生成_syn.v 网表 file 采用 Verilog HDL 格式，无论输出如何 file 您指定的格式。如果您使用此网表进行综合，则必须包含 IP 核包装器 file .v 或.vhd 在您的 Intel Quartus Prime 工程中。

(7) 如果您没有设置 EDA 工具选项——它使您能够从 Intel Quartus Prime 软件启动第三方 EDA 仿真器——在 ModelSim 或 QuestaSim 仿真器 Tcl 控制台（不是在 Intel Quartus Prime 软件中）运行这个脚本Tcl 控制台）以避免任何错误。

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F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 17

3. 入门 683074 | 2022.04.28
3.6. 编译完整设计
您可以使用 Intel Quartus Prime Pro Edition 软件中 Processing 菜单上的 Start Compilation 命令来编译您的设计。

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 18

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683074 | 2022.04.28 反馈意见

4.功能描述

图 5.

F-Tile Serial Lite IV 英特尔 FPGA IP 由 MAC 和以太网 PCS 组成。 MAC 通过 MII 接口与自定义 PCS 通信。

IP支持两种调制模式：
· PAM4——提供1到12个通道数供选择。在 PAM4 调制模式下，IP 始终为每个通道实例化两个 PCS 通道。
· NRZ——提供1到16个通道数供选择。

每种调制方式支持两种数据模式：
· 基本模式——这是一种纯流模式，发送数据时没有包开始、空循环和包尾，以增加带宽。 IP 将第一个有效数据作为突发的开始。

基本模式数据传输 tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001：2015注册

4. 功能说明 683074 | 2022.04.28

图 6.

· 完整模式——这是包模式数据传输。在这种模式下，IP 在数据包的开始和结束处发送突发和同步周期作为定界符。

全模式数据传输 tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_数据

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

相关资料 · F-Tile Serial Lite IV Intel FPGA IP Overview 在第 6 页 · F-Tile Serial Lite IV Intel FPGA IP Design Examp用户指南

4.1. TX数据路径
TX 数据路径由以下组件组成： · MAC 适配器 · 控制字插入块 · CRC · MII 编码器 · PCS 块 · PMA 块

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 20

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4. 功能说明 683074 | 2022.04.28
图 7. TX 数据路径

从用户逻辑

发送MAC

阿瓦隆流接口

MAC适配器

控制字插入

CRC

MII 编码器

MII 接口自定义 PCS
PCS 和 PMA

到其他 FPGA 设备的 TX 串行接口

4.1.1. TX MAC适配器
TX MAC 适配器使用 Avalon® 流接口控制到用户逻辑的数据传输。该块支持用户自定义信息传输和流量控制。

传输用户自定义信息

在 Full 模式下，IP 提供 tx_is_usr_cmd 信号，您可以使用该信号启动用户定义的信息周期，例如向用户逻辑传输 XOFF/XON。您可以通过置位此信号来启动用户定义的信息传输周期，并使用 tx_avs_data 以及置位 tx_avs_startofpacket 和 tx_avs_valid 信号来传输信息。然后该块将 tx_avs_ready 置低两个周期。

笔记：

用户定义的信息功能仅在完整模式下可用。

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F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 21

4. 功能说明 683074 | 2022.04.28

图 8.

流量控制

在某些情况下，TX MAC 尚未准备好从用户逻辑接收数据，例如在链路重新对齐过程中，或者当没有数据可用于从用户逻辑传输时。为避免这些情况导致数据丢失，IP 使用 tx_avs_ready 信号来控制来自用户逻辑的数据流。当发生以下情况时，IP 会取消断言信号：
· 置位 tx_avs_startofpacket 时，置低 tx_avs_ready 一个时钟周期。
· 置位 tx_avs_endofpacket 时，置低 tx_avs_ready 一个时钟周期。
· 当任何成对的 CW 被置位时，tx_avs_ready 被置低两个时钟周期。
· 当 RS-FEC 对齐标记插入发生在自定义 PCS 接口时，tx_avs_ready 被置低四个时钟周期。
· 在 PAM17 调制模式下每 4 个以太网核心时钟周期，在 NRZ 调制模式下每 33 个以太网核心时钟周期。 tx_avs_ready 被置低一个时钟周期。
· 当用户逻辑在无数据传输期间置低 tx_avs_valid 时。

下面的时序图是examp使用 tx_avs_ready 进行数据流控制的 TX MAC 适配器文件。

具有 tx_avs_valid 置低和 START/END 配对 CW 的流量控制

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

有效信号置低

D5 D6

tx_avs_ready tx_avs_startofpacket

就绪信号置低两个周期以插入 END-STRT CW

tx_avs_endofpacket

usrif_数据

D1 D2 D3

CW_数据

DN 结束 STRT D0 D1 D2 D3 空 D4

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4. 功能说明 683074 | 2022.04.28

图 9.

带有对齐标记插入的流量控制
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

图 10.

具有 START/END 配对 CW 的流量控制与对齐标记插入一致

tx_core_clkout tx_avs_valid

tx_avs_数据

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_准备好

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_数据

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 结束STRT D0

CW_数据

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 结束STRT D0

CRC_数据

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 结束STRT D0

MII_数据

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 结束STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

结束字符串 D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. 控制字 (CW) 插入
F-Tile Serial Lite IV 英特尔 FPGA IP 基于来自用户逻辑的输入信号构建 CW。 CW 向 PCS 块指示数据包定界符、传输状态信息或用户数据，它们源自 XGMII 控制代码。
下表显示了支持的 CW 的描述：

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4. 功能说明 683074 | 2022.04.28

表 11.
开始结束对齐

支持的 CW 说明

字数（1个字

= 64 位）

是的

空_CYC

是的

闲置的

不

数据

是的

带

描述
数据定界符的开始。数据结束分隔符。用于 RX 对齐的控制字 (CW)。数据传输中的空循环。空闲（带外）。有效载荷。

表 12. CW 字段说明
字段 RSVD num_valid_bytes_eob
EMPTY eop sop seop 对齐 CRC32 usr

描述
保留字段。可用于将来的扩展。绑定到 0。
最后一个字（64 位）中的有效字节数。这是一个 3 位值。 · 3'b000：8 字节 · 3'b001：1 字节 · 3'b010：2 字节 · 3'b011：3 字节 · 3'b100：4 字节 · 3'b101：5 字节 · 3'b110：6 字节 · 3'b111：7 个字节
突发结束时的无效字数。
指示 RX Avalon 流接口断言数据包结束信号。
指示 RX Avalon 流接口断言数据包开始信号。
指示 RX Avalon 流接口在同一周期中断言数据包开始和数据包结束。
检查 RX 对齐。
计算出的 CRC 值。
指示控制字 (CW) 包含用户定义的信息。

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4. 功能说明 683074 | 2022.04.28

4.1.2.1. 突发 CW 开始

图 11. Start-of-burst CW 格式

开始

63:56

呼吸道合胞病毒

55:48

呼吸道合胞病毒

47:40

呼吸道合胞病毒

数据

39：32 31：24

RSVD RSVD

23:16

sop usr 对齐=0 seop

15:8

渠道

7:0

'hFB(开始)

控制 7:0

表 13.

在 Full 模式下，您可以通过置位 tx_avs_startofpacket 信号来插入 START CW。当您仅断言 tx_avs_startofpacket 信号时，sop 位被设置。当您断言 tx_avs_startofpacket 和 tx_avs_endofpacket 信号时，seop 位被设置。

开始 CW 字段值
田间作业
用户 (8)
对齐

价值

取决于 tx_is_usr_cmd 信号：

1：当tx_is_usr_cmd = 1时

0：当tx_is_usr_cmd = 0时

在基本模式下，MAC 在复位无效后发送 START CW。如果没有数据可用，MAC 会连续发送 EMPTY_CYC 与 END 和 START CW 配对，直到您开始发送数据。

4.1.2.2. 突发结束 CW

图 12. 突发结束 CW 格式

结尾

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

数据 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

呼吸道合胞病毒

15:8

呼吸道合胞病毒

空的

7:0

呼吸道合胞病毒

num_valid_bytes_eob

控制

7:0

(8) 这仅在完整模式下受支持。
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4. 功能说明 683074 | 2022.04.28

表 14.

当 tx_avs_endofpacket 被断言时，MAC 插入 END CW。 END CW 包含最后一个数据字的有效字节数和 CRC 信息。

CRC 值是 START CW 和 END CW 之前的数据字之间数据的 32 位 CRC 结果。

下表显示了 END CW 中字段的值。

END CW 字段值
字段 eop CRC32 num_valid_bytes_eob

值 1
CRC32 计算值。最后一个数据字处的有效字节数。

4.1.2.3. 对齐配对 CW

图 13. 对齐配对 CW 格式

将 CW 与 START/END 配对

64+8bits XGMII接口

开始

63:56

呼吸道合胞病毒

55:48

呼吸道合胞病毒

47:40

呼吸道合胞病毒

数据

39：32 31：24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 对齐=1 seop=0

15:8

呼吸道合胞病毒

7:0

'hFB

控制 7:0

64+8bits XGMII接口

结尾

63:56

'hFD

55:48

呼吸道合胞病毒

47:40

呼吸道合胞病毒

数据

39：32 31：24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

呼吸道合胞病毒

15:8

呼吸道合胞病毒

7:0

呼吸道合胞病毒

控制 7:0

ALIGN CW 是与 START/END 或 END/START CW 配对的 CW。您可以通过置位 tx_link_reinit 信号、设置对齐周期计数器或启动复位来插入对齐配对 CW。当插入 ALIGN 成对 CW 时，对齐字段设置为 1 以启动接收器对齐块以检查所有通道的数据对齐。

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4. 功能说明 683074 | 2022.04.28

表 15.

对齐 CW 字段值
字段对齐
eop sop usr seop

价值 1 0 0 0 0

4.1.2.4。空周期 CW

图 14. 空周期 CW 格式

EMPTY_CYC 与 END/START 配对

64+8bits XGMII接口

结尾

63:56

'hFD

55:48

呼吸道合胞病毒

47:40

呼吸道合胞病毒

数据

39：32 31：24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

呼吸道合胞病毒

15:8

呼吸道合胞病毒

7:0

呼吸道合胞病毒

控制 7:0

64+8bits XGMII接口

开始

63:56

呼吸道合胞病毒

55:48

呼吸道合胞病毒

47:40

呼吸道合胞病毒

数据

39：32 31：24

RSVD RSVD

23:16

sop=0 usr=0 对齐=0 seop=0

15:8

呼吸道合胞病毒

7:0

'hFB

控制 7:0

表 16.

当您在突发期间将 tx_avs_valid 置低两个时钟周期时，MAC 会插入一个与 END/START CW 配对的 EMPTY_CYC CW。当暂时没有数据可供传输时，您可以使用此 CW。

当您将 tx_avs_valid 置低一个周期时，IP 将 tx_avs_valid 置为 tx_avs_valid 置低周期的两倍以生成一对 END/START CW。

EMPTY_CYC CW 字段值
字段对齐
埃普

值 0 0

持续…

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4. 功能说明 683074 | 2022.04.28

字段 sop usr seop

值 0 0 0

4.1.2.5。空闲连续波

图 15. 空闲 CW 格式

空闲连续波

63:56

'h07

55:48

'h07

47:40

'h07

数据

39：32 31：24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

控制 7:0

MAC 在没有传输时插入 IDLE CW。在此期间，tx_avs_valid 信号为低电平。
当突发传输完成或传输处于空闲状态时，您可以使用 IDLE CW。

4.1.2.6. 数据字

数据字是数据包的有效载荷。 XGMII 控制位在数据字格式中全部设置为 0。

图 16. 数据字格式

64+8位XGMII接口

数据字

63:56

用户数据 7

55:48

用户数据 6

47:40

用户数据 5

数据

39：32 31：24

用户数据 4 用户数据 3

23:16

用户数据 2

15:8

用户数据 1

7:0

用户数据 0

控制 7:0

4.1.3. 发送CRC
您可以使用 IP Parameter Editor 中的 Enable CRC 参数启用 TX CRC 块。基本模式和完整模式均支持此功能。

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 28

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4. 功能说明 683074 | 2022.04.28

MAC 通过置位 tx_avs_endofpacket 信号将 CRC 值添加到 END CW。在 BASIC 模式下，只有与 END CW 配对的 ALIGN CW 包含有效的 CRC 字段。
TX CRC 块与 TX 控制字插入和 TX MII 编码块连接。 TX CRC 块计算从 START CW 到 END CW 的每周期 64 位值数据的 CRC 值。
您可以置位 crc_error_inject 信号以故意破坏特定通道中的数据以产生 CRC 错误。

4.1.4. TX MII 编码器

TX MII 编码器处理从 MAC 到 TX PCS 的数据包传输。

下图显示了 PAM8 调制模式下 4 位 MII 总线上的数据模式。 START 和 END CW 在每两个 MII 通道中出现一次。

图 17. PAM4 调制模式 MII 数据模式

第一周期

SOP_CW

数据_1

数据_9 数据_17

闲置的

DATA_DUMMY SOP_CW
数据虚拟

数据_2 数据_3 数据_4

数据_10 数据_11 数据_12

数据_18 数据_19 数据_20

EOP_CW 空闲
EOP_CW

SOP_CW

数据_5 数据_13 数据_21

闲置的

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW 数据_DUMMY

数据_7 数据_8

数据_15 数据_16

数据_23 数据_24

空闲 EOP_CW

下图显示了 NRZ 调制模式下 8 位 MII 总线上的数据模式。 START 和 END CW 出现在每个 MII 通道中。

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F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 29

4. 功能说明 683074 | 2022.04.28

图 18. NRZ 调制模式 MII 数据模式

第一周期

SOP_CW

数据_1

数据_9

SOP_CW

数据_2 数据_10

SOP_CW SOP_CW

数据_3 数据_4

数据_11 数据_12

SOP_CW

数据_5 数据_13

SOP_CW

数据_6 数据_14

SOP_CW

数据_7 数据_15

SOP_CW

数据_8 数据_16

周期 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

周期 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS 和 PMA
F-Tile Serial Lite IV 英特尔 FPGA IP 将 F-tile 收发器配置为以太网 PCS 模式。

4.2. RX数据路径
RX 数据路径由以下组件组成： · PMA 块 · PCS 块 · MII 解码器 · CRC · 偏移校正块 · 控制字移除块

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 30

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4. 功能说明 683074 | 2022.04.28
图 19. RX 数据路径

到用户逻辑 Avalon Streaming Interface
接收MAC
控制字移除
去偏斜

CRC

信息产业部解码器

MII 接口自定义 PCS
PCS 和 PMA

来自其他 FPGA 设备的 RX 串行接口
4.2.1. RX PCS 和 PMA
F-Tile Serial Lite IV 英特尔 FPGA IP 将 F-tile 收发器配置为以太网 PCS 模式。
4.2.2. RX MII 解码器
此块标识传入数据是否包含控制字和对齐标记。 RX MII 解码器以 1 位有效、1 位标记指示符、1 位控制指示符和每通道 64 位数据的形式输出数据。
4.2.3. 接收CRC
您可以使用 IP Parameter Editor 中的 Enable CRC 参数启用 TX CRC 块。基本模式和完整模式均支持此功能。 RX CRC 模块与 RX Control Word Removal 和 RX MII Decoder 模块连接。当发生 CRC 错误时，IP 置位 rx_crc_error 信号。

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F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 31

4. 功能说明 683074 | 2022.04.28
IP 在每次新的突发时取消置位 rx_crc_error。它是用户逻辑错误处理的用户逻辑输出。
4.2.4. RX 偏移校正
RX 去偏移块检测每个通道的对齐标记，并在将数据发送到 RX CW 移除块之前重新对齐数据。
通过在 IP 参数编辑器中设置 Enable Auto Alignment 参数，您可以选择让 IP 内核在发生对齐错误时自动对齐每个通道的数据。如果禁用自动对齐功能，IP 内核置位 rx_error 信号以指示对齐错误。当发生通道对齐错误时，您必须置位 rx_link_reinit 以启动通道对齐过程。
RX 去偏移检测基于状态机的对齐标记。下图显示了 RX 去偏移块中的状态。

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 32

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4. 功能说明 683074 | 2022.04.28

图 20.

具有启用自动对齐功能的 RX Deskew 通道对齐状态机流程图
开始

闲置的

重置 = 1 是否

所有PCS

不

车道准备好了吗？

是的

等待

所有同步标记无
检测到？
是的
ALIGN

不
是超时？

是的
失准？
没有结束

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4. 功能说明 683074 | 2022.04.28

图 21.

禁用自动对齐的 RX 去偏移通道对齐状态机流程图
开始

闲置的

重置 = 1 是否

所有PCS

不

车道准备好了吗？

是的

是的
rx_link_reinit =1
没有错误

否是超时？

等待
没有所有同步标记
检测到？
是对齐

是的
失准？
不
结尾
1. 对齐过程从 IDLE 状态开始。当所有 PCS 通道都准备就绪并且 rx_link_reinit 被取消断言时，模块将进入 WAIT 状态。
2. 在 WAIT 状态下，块检查所有检测到的标记是否在同一周期内有效。如果此条件为真，块将移动到对齐状态。
3.当block处于ALIGNED状态时，表示车道对齐。在这种状态下，块继续监视车道对齐并检查是否所有标记都存在于同一周期内。如果至少一个标记不存在于同一循环中并且设置了启用自动对齐参数，则块转到

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 34

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4. 功能说明 683074 | 2022.04.28

IDLE状态重新初始化对齐过程。如果未设置 Enable Auto Alignment 且至少一个标记不存在于同一周期中，则模块进入 ERROR 状态并等待用户逻辑置位 rx_link_reinit 信号以启动通道对齐过程。

图 22. 启用自动对齐的通道重新对齐 rx_core_clk

接收链接

rx_link_重新初始化

和所有标记

去歪斜状态

对齐

闲置的

等待

对齐

自动对齐 = 1

图 23. 禁用启用自动对齐的通道重新对齐 rx_core_clk

接收链接

rx_link_重新初始化

和所有标记

去歪斜状态

对齐

错误

闲置的

等待

对齐

自动对齐 = 0
4.2.5. RX CW 移除
该块对 CW 进行解码，并在 CW 移除后使用 Avalon 流接口将数据发送到用户逻辑。
当没有可用的有效数据时，RX CW 移除块取消置位 rx_avs_valid 信号。
在 FULL 模式下，如果设置了用户位，则此块置位 rx_is_usr_cmd 信号，并且第一个时钟周期中的数据用作用户定义的信息或命令。
当 rx_avs_ready 置低且 rx_avs_valid 置位时，RX CW 移除块会向用户逻辑生成一个错误条件。
与此块相关的 Avalon 流信号如下： · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

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4. 功能说明 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd（仅在完整模式下可用）
4.3. F-Tile Serial Lite IV 英特尔 FPGA IP 时钟架构
F-Tile Serial Lite IV 英特尔 FPGA IP 有四个时钟输入，可生成不同模块的时钟： · 收发器参考时钟 (xcvr_ref_clk)——来自外部时钟的输入时钟
为 TX MAC、RX MAC 以及 TX 和 RX 自定义 PCS 块生成时钟的芯片或振荡器。有关支持的频率范围，请参阅参数。 · TX 内核时钟 (tx_core_clk)——该时钟源自收发器 PLL，用于 TX MAC。该时钟也是 F-tile 收发器的输出时钟，用于连接到 TX 用户逻辑。 · RX 内核时钟 (rx_core_clk)——该时钟源自收发器 PLL，用于 RX 去偏移 FIFO 和 RX MAC。该时钟也是 F-tile 收发器的输出时钟，用于连接到 RX 用户逻辑。 · 收发器重配置接口时钟 (reconfig_clk)——来自外部时钟电路或振荡器的输入时钟，为 TX 和 RX 数据路径中的 F-tile 收发器重配置接口生成时钟。时钟频率为 100 至 162 MHz。
以下框图显示了 F-Tile Serial Lite IV 英特尔 FPGA IP 时钟域和 IP 内的连接。

F-Tile Serial Lite IV 英特尔® FPGA IP 用户指南 36

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4. 功能说明 683074 | 2022.04.28

图 24.

F-Tile Serial Lite IV 英特尔 FPGA IP 时钟架构

振荡器

FPGA1
F-Tile Serial Lite IV 英特尔 FPGA IP 收发器重配置接口时钟
（重新配置时钟）

tx_core_clkout（连接到用户逻辑）

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV 英特尔 FPGA IP

收发器重配置接口时钟

（重新配置时钟）

振荡器

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout（连接到用户逻辑）

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon 流接口 TX 数据
发送MAC

串行链接[n-1:0]

去偏斜

先进先出

Avalon 流接口 RX 数据 RX MAC

Avalon 流接口 RX 数据
接收MAC

去偏移先进先出

rx_core_clkout（连接到用户逻辑）

rx_core_clk= clk_pll_div64[mid_ch]

定制PCS

串行链接[n-1:0]

发送MAC

Avalon 流接口 TX 数据

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout（连接到用户逻辑）

收发器参考时钟 (xcvr_ref_clk)
收发器参考时钟 (xcvr_ref_clk)

振荡器*

传奇

FPGA设备
TX 内核时钟域
RX 内核时钟域
收发器参考时钟域外部设备数据信号

4.4. 复位和链接初始化
MAC、F-tile Hard IP 和重配置模块具有不同的复位信号： · TX 和 RX MAC 模块使用 tx_core_rst_n 和 rx_core_rst_n 复位信号。 · tx_pcs_fec_phy_reset_n 和 rx_pcs_fec_phy_reset_n 复位信号驱动
软复位控制器复位 F-tile Hard IP。 · 重配置块使用reconfig_reset 复位信号。

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图 25. 复位架构
Avalon 流接口 TX 数据
苹果
Avalon 流同步接口 RX 数据

FPGA F-tile Serial Lite IV 英特尔 FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile硬IP

TX 串行数据 RX 串行数据

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

复位逻辑
相关信息 · 重置指南 on page 51 · F-Tile Serial Lite IV Intel FPGA IP Design Examp用户指南
4.4.1. TX 复位和初始化序列
F-Tile Serial Lite IV Intel FPGA IP 的 TX 复位序列如下： 1. 置位 tx_pcs_fec_phy_reset_n、tx_core_rst_n 和 reconfig_reset
同时重置 F-tile 硬 IP、MAC 和重新配置块。等待 tx_reset_ack 后释放 tx_pcs_fec_phy_reset_n 和重新配置重置以确保块被正确重置。 2. 然后，IP 在 tx_pcs_fec_phy_reset_n 复位释放后置位 phy_tx_lanes_stable、tx_pll_locked 和 phy_ehip_ready 信号，以指示 TX PHY 已准备好传输。 3. tx_core_rst_n 信号在 phy_ehip_ready 信号变高后置低。 4. 一旦 MAC 解除复位，IP 就开始在 MII 接口上传输 IDLE 字符。不需要 TX 通道对齐和偏斜，因为所有通道都使用相同的时钟。 5. 在发送 IDLE 字符时，MAC 置位 tx_link_up 信号。 6. MAC 然后开始以固定间隔发送与 START/END 或 END/START CW 配对的 ALIGN，以启动连接接收器的通道对齐过程。

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图 26.

TX复位和初始化时序图
重新配置_sl_时钟

重新配置时钟

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

重新配置重置

重新配置_sl_重置

tx_reset_ack

tx_pll_locked

phy_tx_lanes_stable

phy_ehip_ready

tx_link_up

7
5 6 8

4.4.2. RX 复位和初始化序列
F-Tile Serial Lite IV 英特尔 FPGA IP 的 RX 复位序列如下：
1. 同时置位 rx_pcs_fec_phy_reset_n、rx_core_rst_n 和 reconfig_reset 以复位 F-tile 硬核 IP、MAC 和重配置块。等待 rx_reset_ack 后释放 rx_pcs_fec_phy_reset_n 和重新配置复位以确保块被正确复位。
2. 然后，在自定义 PCS 复位释放后，IP 置位 phy_rx_pcs_ready 信号，以指示 RX PHY 已准备好传输。
3. 在 phy_rx_pcs_ready 信号变高后，rx_core_rst_n 信号置低。
4. IP 在 RX MAC 重置被释放后并且在接收到与 START/END 或 END/START CW 配对的 ALIGN 后开始通道对齐过程。
5. 一旦所有通道的对齐完成，RX 去偏移块就置位 rx_link_up 信号。
6. 然后，IP 将 rx_link_up 信号置位到用户逻辑，以指示 RX 链路已准备好开始数据接收。

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4. 功能说明 683074 | 2022.04.28

图 27. RX 复位和初始化时序图
重新配置_sl_时钟

重新配置时钟

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

重新配置重置

重新配置_sl_重置

rx_reset_ack

rx_cdr_锁

rx_块_锁

rx_pcs_ready

接收链接

3 3 3 2

4 5 5

6 7

4.5. 链路速率和带宽效率计算

F-Tile Serial Lite IV Intel FPGA IP带宽效率计算如下：

带宽效率 = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

表 17. 带宽效率变量说明

多变的

描述

原始速率 burst_size

这是串行接口实现的比特率。 raw_rate = SERDES 宽度 * 收发器时钟频率 Examp例：原始速率 = 64 * 402.812500 Gbps = 25.78 Gbps
突发大小的值。要计算平均带宽效率，请使用通用突发大小值。对于最大速率，使用最大突发大小值。

突发大小 ovhd

突发大小开销值。
在完整模式下，burst_size_ovhd 值指的是 START 和 END 配对的 CW。
在基本模式下，没有 burst_size_ovhd，因为没有 START 和 END 配对的 CW。

对齐标记周期

插入对齐标记的周期值。编译时该值为 81920 个时钟周期，快速仿真时为 1280。该值是从 PCS 硬逻辑中获得的。

align_marker_width srl4_align_period

有效对齐标记信号保持高电平的时钟周期数。
两个对齐标记之间的时钟周期数。您可以使用 IP Parameter Editor 中的 Alignment Period 参数设置该值。

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链路速率计算如下： Effective rate = bandwidth efficiency * raw_rate 您可以通过以下等式获得最大用户时钟频率。最大用户时钟频率计算假定连续数据流并且用户逻辑中没有 IDLE 周期发生。在设计用户逻辑 FIFO 以避免 FIFO 溢出时，该速率很重要。最大用户时钟频率 = 有效速率 / 64

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5。参量

表 18. F-Tile Serial Lite IV Intel FPGA IP 参数说明

范围

价值

默认

描述

一般设计选项

PMA调制类型

· PAM4 · NRZ

PAM4

选择 PCS 调制模式。

PMA类型

· FHT · FGT

胎心率

选择收发器类型。

PMA 数据速率

· 对于 PAM4 模式：
— FGT 收发器类型：20 Gbps 58 Gbps
— FHT 收发器类型：56.1 Gbps、58 Gbps、116 Gbps
· 对于 NRZ 模式：
— FGT 收发器类型：10 Gbps 28.05 Gbps
— FHT 收发器类型：28.05 Gbps、58 Gbps

56.1（FGT/FHT PAM4）
28.05 Gbps（FGT/FHT NRZ）

指定包含传输和其他开销的收发器输出端的有效数据速率。该值由 IP 以 Gbps 为单位四舍五入到小数点后 1 位计算得出。

PMA模式

· 双工 · Tx · Rx

双面打印

对于 FHT 收发器类型，支持的方向仅为双工。对于 FGT 收发器类型，支持的方向是双工、Tx 和 Rx。

PMA数量

· 对于 PAM4 模式：

车道

— 1 至 12

· 对于 NRZ 模式：

— 1 至 16

选择车道数。对于单纯形设计，支持的通道数为 1。

PLL 参考时钟频率

· 对于 FHT 收发器类型：156.25 MHz
· 对于 FGT 收发器类型：27.5 MHz 379.84375 MHz，取决于所选的收发器数据速率。

· 对于 FHT 收发器类型：156.25 MHz
· 对于 FGT 收发器类型：165 MHz

指定收发器的参考时钟频率。

系统锁相环

—

参考时钟

频率

170兆赫

仅适用于 FHT 收发器类型。指定系统 PLL 参考时钟，并将用作 F-Tile 参考和系统 PLL 时钟英特尔 FPGA IP 的输入，以生成系统 PLL 时钟。

系统锁相环频率
对齐期

— 128 65536

启用 RS-FEC

使能够

876.5625 MHz 128 启用

指定系统 PLL 时钟频率。
指定对齐标记周期。该值必须是 x2。打开以启用 RS-FEC 功能。
持续…

ISO 9001：2015注册

5. 参数 683074 | 2022.04.28

范围

价值

默认

描述

禁用

对于 PAM4 PCS 调制模式，RS-FEC 始终启用。

用户界面

流式传输模式

· 完整 · 基本

满的

选择 IP 的数据流。

Full：此模式在帧内发送数据包开始和数据包结束周期。

Basic：这是一种纯流式传输模式，其中发送数据时没有包开始、空包和包尾以增加带宽。

启用 CRC

启用禁用

禁用

打开以启用 CRC 错误检测和纠正。

启用自动对齐

启用禁用

禁用

打开以启用自动车道对齐功能。

启用调试端点

启用禁用

禁用

开启时，F-Tile Serial Lite IV 英特尔 FPGA IP 包含一个嵌入式调试端点，该端点在内部连接到 Avalon 内存映射接口。 IP可以通过J进行一定的测试和调试功能TAG 使用系统控制台。默认值为关闭。

Simplex Merging（此参数设置仅在您选择 FGT 对偶单纯形设计时可用。）

在放置在相同 FGT 通道的其他 Serial Lite IV Simplex IP 上启用 RSFEC

启用禁用

禁用

如果您需要在 NRZ 收发器模式的双单纯形设计中为 F-Tile Serial Lite IV Intel FPGA IP 启用和禁用 RS-FEC 的混合配置，其中 TX 和 RX 都放置在同一个 FGT 上，请打开此选项频道。

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6. F-Tile Serial Lite IV Intel FPGA IP 接口信号

6.1. 时钟信号

表 19. 时钟信号

姓名

宽度方向

描述

tx_core_clkout

TX 自定义 PCS 接口、TX MAC 和用户逻辑的输出 TX 内核时钟

TX 数据路径。

该时钟由自定义 PCS 块生成。

rx_core_clkout

RX 自定义 PCS 接口的输出 RX 内核时钟、RX 去偏移 FIFO、RX MAC

和 RX 数据路径中的用户逻辑。

该时钟由自定义 PCS 块生成。

xcvr_ref_clk
重新配置_clk 重新配置_sl_clk

输入收发器参考时钟。

当收发器类型设置为 FGT 时，将此时钟连接到 F-Tile 参考和系统 PLL 时钟 Intel FPGA IP 的输出信号 (out_refclk_fgt_0)。当收发器类型设置为 FHT 时，连接

此时钟到 F-Tile 参考和系统 PLL 时钟 Intel FPGA IP 的输出信号 (out_fht_cmmpll_clk_0)。

有关支持的频率范围，请参阅参数。

Input 收发器重配置接口的输入时钟。

时钟频率为 100 至 162 MHz。

将此输入时钟信号连接到外部时钟电路或振荡器。

Input 收发器重配置接口的输入时钟。

时钟频率为 100 至 162 MHz。

将此输入时钟信号连接到外部时钟电路或振荡器。

out_systempll_clk_ 1个

输入

系统 PLL 时钟。
将此时钟连接到 F-Tile 参考和系统 PLL 时钟英特尔 FPGA IP 的输出信号 (out_systempll_clk_0)。

文件/资源

	英特尔 F Tile Serial Lite IV 英特尔 FPGA IP [pdf] 用户指南 F Tile Serial Lite IV 英特尔 FPGA IP，F Tile Serial Lite IV，英特尔 FPGA IP
	英特尔 F-Tile Serial Lite IV 英特尔 FPGA IP [pdf] 用户指南 F-Tile Serial Lite IV 英特尔 FPGA IP、Serial Lite IV 英特尔 FPGA IP、Lite IV 英特尔 FPGA IP、IV 英特尔 FPGA IP、FPGA IP、IP

参考

用户手册

F Tile Serial Lite IV 英特尔 FPGA IP

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参考

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